5分频器的设计
数字逻辑--数字频率计的设计
滁州学院之宇文皓月创作课程设计陈述课程名称：数字逻辑课程设计设计题目：数字频率计的设计系别：网络与通信工程系专业：网络工程组别：第四组起止日期:2012年5月28日~ 2012年6月 22日指导教师:计算机与信息工程学院二○一二年制课程设计任务书目录1 引言12 设计要求12.1题目12.2系统结构要求12.3制作要求12.4扩展指标12.5运行环境12.6设计条件12.7元件介绍2①计数显示器2② 74160N3③ 7473N4④ XFG143 整体设计方案54 详细分析64．1单元电路设计6 4．2控制电路64．3关于JK触发器7 4．4测试85 调试与操纵说明85.1第一次仿真95.2第二次仿真95.3第三次仿真10 5.4第四次仿真106 课程设计总结117 致谢118 参考文献121 引言数字频率计是近代电子技术领域的重要丈量工具之一，同时也是其他许多领域广泛应用的丈量仪器。
数字频率计是在基准时间内把丈量的脉冲数记录下来，换算成频率并以数字的形式显示出来。
数字频率计应用于丈量信号（方波、正玄波或其他周期信号）的频率，并用十进制数显示。
它具有精度高、丈量速度快、读数直观、使用方便等优点。
2 设计要求2.1题目频率计主要用于丈量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。
其扩展功能可以丈量信号的周期和脉冲宽度。
①频率丈量范围：1HZ~10HZ。
②数字显示位数：四位静态十进制数显示被测信号的频率。
2.2系统结构要求数字频率计的整体结构要求如图所示。
图中被测信号为外部信号，送入丈量电路进行处理、丈量，档位转换用于选择测试的项目—频率、周期或脉宽，若丈量频率则进一步选择档位2.3制作要求①被测信号波形：正弦波、三角波和矩形波。
②丈量频率范围：1Hz~10kHz。
③丈量周期范围：0.1ms~1s。
④丈量脉宽范围：0.1ms~1s。
⑤丈量精度：显示4有效数字（要求分析1Hz、1kHz和10kHZ丈量误差）。
数字秒表课程设计 最大为99小时59分59秒
电子技术课程设计报告2013年12月前言数字式秒表是一种常用的计时工具，以其价格低廉、走时准确、使用方便、功能多而广泛用于体育比赛中，下文介绍了如何利用中小规模集成电路和半导体器件进行数字式秒表的设计。
本设计中数字秒表的最大计时是99小时59分9/10秒，也就是说分辨率是0.1秒，最后计数结果用数码管显示，需要实现清零、启动计时、暂停计时、继续计时等功能。
当计时停止的时候，由开关给出一个清零信号，使得所有显示管全部清零在本次实验中由六片74LS160构成两个100进制计数器和一个60进制计数器来实现秒表的计数功能。
由于需要比较稳定的信号，我们用555定时器与电阻和电容组成的多谐振荡器或石英晶体多谐振荡器产生100HZ的信号，用六个数码管显示计时，最后在电路中加入了两个控制开关一个控制电路的启动和暂停；另一个控制电路的清零。
目录题目摘要关键词设计要求 (3)第一章系统概述 (4)第二章单元电路与分析 (5)2.1 秒信号发生器 (5)2.1.1 选择信号发生器方案 (5)2.1.2石英晶体多谐振荡器 (7)2.1.3方案对比与选择 (9)2.1.4 555构成的多谐振荡器仿真图 (9)2.2消抖电路及其原理 (10)2.3分、秒、毫秒计数器电路设计 (10)2.3.1选择计数器的方案 (10)2.3.2 74LS160计数器功能的介绍 (11)2.3.3计数器最终连线图 (12)2.4译码器 (13)2.4.1译码器的基本原理 (13)2.4.2 74LS48显示译码器管脚图 (13)2.4.374LS48功能介绍 (13)2.5数码管 (15)2.5.1七段数码管工作原理 (15)2.5.2七段数码管内部结构介绍 (16)2.5.3显示器匹配电路图 (17)第三章系统综述 (18)3.1总电路图 (18)第四章结束语 (19)4.1课程总结 (19)4.2故障分析 (19)参考文献 (20)元件明细表 (20)鸣谢 (21)收获和体 (21)评语 (23)数字式秒表摘要：数字式秒表是一种用数字电路技术实现时、分、秒计时的装置，无机械装置，具有较长的使用寿命，因此得到了广泛的使用。
Xilinx-v5
- 对于真双端口运行，每端口宽度可达 36 位宽 - 对于简单双端口运行 （一个读端口和一个写端口），
每端口宽度可达 72 位宽 - 9 位、18 位、36 位和 72 位宽度的存储器位数及奇偶
校验 / 边带存储器支持 - 从 32K x 1 到 512 x 72 的配置（8K x 4 到 512 x 72 用
于 FIFO 运行） • 多采样率 FIFO 支持逻辑
- 具有完全可编程近满标志和近空标志的满标志和空标 志
• 同步 FIFO 支持，没有标志不确定的问题 • 用于提高性能的可选流水线级数 • 字节写功能 • 专用级联布线，无需 FPGA 布线即可形成 64K x 1 存储
- 符合 PCI Express 基础规范 (PCI Express Base Specification) 1.1
- 每模块支持 1 倍、2 倍、4 倍或 8 倍通道宽度 - 与 RocketIO™ 收发器配合使用 • 三态 10/100/1000 Mb/s 以太网 MAC
(LXT/SXT)
- 可以将 RocketIO 收发器用作 PHY，也可以用多种软 MII （媒体独立接口）方案将其连接到外部 PHY
器 • 满足高可靠性存储器要求的集成可选 ECC • 针对 18 Kb （及以下）运行的特殊降功耗设计
550 MHz DSP48E Slice
• 25 x 18 补数乘法运算 • 用于增强性能的可选流水线级数 • 用于乘法累加 (MACC) 运算的可选 48 位累加器，可选
择将累加器级联为 96 位 • 用于复数乘法运算或乘加运算的集成加法器 • 可选按位逻辑运行模式 • 每 Slice 独立 C 寄存器 • 在一个 DSP 列中完全可级联，无需外部布线资源
完美的时序：用抖动与相位噪声测量做时钟分频-设计应用
完美的时序：用抖动与相位噪声测量做时钟分频-设计应用当测量超低抖动的器件与设备时，工程师们必须时刻问一个问题：测得的值是来自DUT（待测设备），还是来自测试设备。
工程师们也总在寻找一些能扩展手头设备能力的方法。
本文描述了一些实用的方式，用于将较高频率VCO（压控振荡器）的时钟信号做分频处理。
大多数用于测量抖动的现代设备都可以划分到两大类中的一个：时域或频域。
时域设备通常是一种高速数字示波器的形式，有高的单次采样带宽。
频域设备一般的形式是频谱分析仪、带相位噪声测量功能的频谱分析仪，或相位噪声分析仪。
这两大类中，每一类设备都有自己的优点与缺点。
不过，它们测量的都是相同现象，只是采用不同方法。
逐周期的峰值抖动是在一个固定数量周期内（一般是1000个或10000个），逐个相邻周期之间的差值。
当需要限制频率上的突变大小时，就需要使用它。
例如，当驱动一个PLL（锁相环）时，可能希望限制频率中的瞬时变化大小，以确保下游PLL保持锁定（图1）。
图1,当驱动一只PLL（锁相环）时，可能希望限制频率中瞬变的大小，以确保下游PLL保持锁定。
峰峰周期抖动是在某个观测窗内（同样，一般是1000个或10000个周期），所有时钟周期中时钟周期与时钟周期之间的差值（图2）。
这是一个确保数字系统中触发器建立与保持时间的有用规格。
"峰峰"的意思是指测量中，和采样周期值之间的差值。
图2,峰峰周期抖动是一个观察窗口内（通常是1000个或10000个周期），所有时钟周期中，时钟周期与时钟周期之间的差值。
TIE（时间间隔误差）抖动（或叫累积抖动，也叫相位抖动）是在所有时钟周期上与理想时钟周期的实际偏差（图3）。
它包括了在所有抖动调制频率上的抖动，通常用于WAN（广域网络）的时序应用，如SONET（同步光网络）、同步以太网，以及OTN（光传送网络）。
图3,TIE抖动是整个时钟周期上与理想时钟周期的实际差值。
可以建立各种类型的抖动统计，如rms（均方根）、峰峰、逐周期、周期，以及TIE抖动，不过有些更常用。
5B6B线路码编译码的电路设计资料
*******************实践教学*******************兰州理工大学计算机与通信学院2015年秋季学期通信系统综合训练题目： 5B6B线路码的电路设计专业班级：通信工程（1）班姓名：学号：指导教师：成绩：摘要在光纤通信系统中，选取适当的码型对提高系统的可靠性，实现线路的高速、低误码率、最大容量传输具有重要意义。
5B6B码是mBnB线路码型中的一种，具有最大相同码元连码数少、定时信息丰富、匀衡性好、误码监视、同步性好等优点。
5B6B编码是将5B码组按照一定的规律，编成6B码组后输出；而译码则是将传输到接收端机的6B数据码流，译成5B数据码流输出，二者互为逆过程。
5B6B编码和译码有许多种设计方法，本文采用的是基于码表的编译码电路设计，结合Quartus II软件写出编译码过程从具有相应功能的程序，封装成模块，最后集成完整的编译码电路，并且对每个模块及编译码电路进行波形仿真，检验设计的正确性。
关键字：5B6B线路码、编译码、分频、封装目录前言 ----------------------------------------------------------------------------------------------------- 4一、光纤通信系统 ----------------------------------------------------------------------------------------- 51.1 光纤通信系统基本构成------------------------------------------------------------------------ 51.2数字光纤通信系统------------------------------------------------------------------------------- 61.3光纤通信技术的特点---------------------------------------------------------------------------- 6二、光纤通信中的线路编码---------------------------------------------------------------------------- 72.1线路扰码------------------------------------------------------------------------------------------- 72.2 mBnB码 ------------------------------------------------------------------------------------------- 72.3插入码---------------------------------------------------------------------------------------------- 7三、设计平台（Quartus II 软件）-------------------------------------------------------------------- 83.1 Quartus II软件介绍------------------------------------------------------------------------------ 83.2 Quartus II系统开发流程------------------------------------------------------------------------ 8四、系统设计 --------------------------------------------------------------------------------------------- 104.1 5B6B码表设计 --------------------------------------------------------------------------------- 104.2 编码电路设计 ---------------------------------------------------------------------------------- 104.2.1 编码原理 --------------------------------------------------------------------------------- 104.2.2 各模块的设计及仿真 ------------------------------------------------------------------ 114.2.3 编码电路设计与仿真 ------------------------------------------------------------------ 134.3 译码电路设计 ---------------------------------------------------------------------------------- 154.3.1 译码原理 --------------------------------------------------------------------------------- 154.3.2 各模块的设计及仿真 ------------------------------------------------------------------ 154.2.3 译码电路设计与仿真 ------------------------------------------------------------------ 18 总结 --------------------------------------------------------------------------------------------------- 20 参考文献 --------------------------------------------------------------------------------------------------- 21 附录：编译码各模块的程序 --------------------------------------------------------------------------- 22前言mBnB码是把输入的二进制原始码流进行分组，每组有m个二进制码，记为mB，称为一个码字，然后把一个码字变换为n个二进制码，记为nB，并在同一个时隙内输出。
数字秒表课程设计
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鸣谢…………………….…………………………………………………..…………………………………………………….21
收获和体..…………………………………………………………………………………………………………………….21
555定时器的功能
555定时器组成及工作原理如下：
图2-1-5 555定时器电路结构图
如图2-1-5是555定时器电路结构的简化原理图和引脚标识。由电路原理图可见，该集成电路由下述几部分组成：串联电阻分压电路、电压比较器C1和C2、基本RS触发器、放电三极管T以及缓冲器G组成。（注释：编号555的内涵是因该集成电路的基准电压是由三个5kΩ电阻分压组成）
本次实验所做数字式秒表由信号发生系统和计时系统构成。由于需要比较稳定的信号，所以信号发生系统555定时器与电阻和电容组成的多谐振荡器构成，信号频率为100HZ。计时系统由计数器、译码器、显示器组成。计数器由74 –160构成，由十进制计数器组成了一百进制和六十进制计数器，采用异步进位方式。译码器由7447构成，为4-7译码。显示器由数码管构成。具体过程为：由晶体震荡器产生100HZ脉冲信号，传入计数ห้องสมุดไป่ตู้统，先进入计数器，然后传入译码器，将4位信号转化为数码管可显示的7位信号，结果以“99时“分”、“秒”、”依次在数码管显示出来。该秒表最大计时值为99时59分59秒9/10，“分”和“99时”为一百进制计数器组成，“秒”为六十进制计数器组成。
由图1中可知，若5脚悬空，当Ui6<2Ucc/3,Ui2<Ucc/3时，比较器C1、C2分别输出高电平和低电平，即R=1, S=0,使基本RS触发器置1，放电三极管截止，输出Uo=1。
数字集成电路设计五分频电路结构
数字集成电路设计五分频电路结构
数字集成电路设计中的五分频电路结构通常可以通过以下步骤实现：
1. 确定时钟源：首先需要一个稳定的时钟源作为输入，这是五分频电路的输入信号。
2. 设计分频器：根据需要，设计一个分频器来实现五分频。
常用的分频器有计数器和寄存器两种类型。
对于五分频，可以采用一个4位二进制计数器或一个5位寄存器。
3. 计数器计数：在时钟源的驱动下，计数器开始计数。
当计数器计到5时，输出信号翻转，表示一个周期的开始。
4. 输出信号处理：在计数器计到5的过程中，可以采用一些逻辑门电路（如与门、或门等）对输出信号进行处理，以实现所需的五分频效果。
5. 测试和验证：设计完成后，需要对五分频电路进行测试和验证，确保其功能正确并满足设计要求。
需要注意的是，具体实现方式可能因不同的设计需求和电路工艺而有所不同。
在实际应用中，需要根据具体情况进行选择和调整。
家庭影院中的五个一致和五个分离
家庭影院中的五个一致和五个分离（原创）开头语：谢谢大家捧场，支持我做版主。
谨以此帖回报各位朋友，大家相互交流，欢迎提出批评意见，共同讨论。
家庭影院中的五个一致和五个分离家庭影院的发烧友，都想让自己的器材发挥最大效果，下面就结合个人发烧经验，谈一谈容易被忽视的几个问题：要想音效有震撼感、包围感、环绕感，甚至能让你忘记了音响的存在，全身心地投入到影片情节中去，要做到五个一致。
1）AV功放每一路的功率要一致，例如，5路都是100W或150W，这个现在的功放基本上都能做到每一路等功率输出。
我在这里要强调两点：一是有的功放主声道与环绕声道的功率管不一样，造成音色不同；还有的功放虽然每一路功率一样，但解码芯片后面主声道和其他声道的运放不一样，这会造成各路的解析力不一样，选购这样的功放时，最好先试听一下，听听感觉怎么样。
二是有一部分烧友开始玩AV解码器+纯后级，这样的话最好像Dreamcatcher版主那样，搞三台一模一样的美国专业后级来推，要是用了几台不同功率的后级功放，会造成《功夫》中周星驰打出的拳，前方音箱和后方音箱的力度不一样。
当然搞一台五声道等功率后级就不存在这个问题，像德颂D9，斯巴克D1205.1，都是国产不错的后级功放。
2）每一路音箱的喇叭单元要一致，最好是同一个品牌、同一个型号。
首先是高音单元必须是每路音箱完全一样，否则指向性不同，听起来很别扭；其次是中低音单元，这个也要一致，如果主音箱是6.5寸中低音，那么中置、环绕的中低音单元也要选6.5寸的，很多发烧友的中置、环绕都选用小口径的低音喇叭，这样的缺点在于：例如《拯救大兵》，坦克车迎面开来时发动机轰鸣声（主音箱）澎湃有力，镜头转向主角面对坦克车，发动机的轰鸣（环绕箱）就变成拖拉机声啦。
3）主音箱和中置音箱的高音单元摆放高度要一致。
环绕音箱和后中置环绕音箱的高音单元摆放高度要一致。
先说前方，很多烧友摆放中置时由于受客观条件的限制，位置偏低（也有少数朋友中置摆位偏高），这样在播放电影时会出现如果有一个演员边说话边从银幕的一端走向另一端，在走到银幕中央时，发声的位置偏低，仿佛这个演员一下子变成了矮子。
VHDL语言各种分频器的设计解析
if(clkin”event and clkin=”1”) then
if(cnt<n-1) then
cnt <= cnt+1;
else
cnt <= 0;e Nhomakorabead if;
end if;
end process;
process(cnt) --依据计数值，把握输出时钟脉冲的高、低电平
begin
if(cnt<n/2) then
port(
clkin: IN std_logic;
clkout: OUT std_logic
);
End fdiv;
Architecture a of fdiv is
signal cnt: integer range 0 to n-1;
Begin process(clkin) --计数
begin
port(
clkin: IN std_logic;
clkout: OUT std_logic
);
End fdiv;
Architecture a of fdiv is
signal cnt: std_logic_vector(N-1 downto 0);
Begin
process(clkin)
ELSE
count <= count-1;
--模N计数器减法计数
clkout <= ”0”;
END IF;
END IF;
END PROCESS;
PROCESS(clkout)
BEGIN
IF(clkout”event AND clkout=”1”) THEN
div2 <= NOT div2; --输出时钟二分频
数电实验4,5,6
三．实验任务与步骤
（一）用NE555设计振荡器 设计振荡器
NE555的引脚 的引脚
GND/接地端、 TR/低电平触发端、 OUT/输出端 R/复位端、 Co/电压控制端、 TH/阀值（高电平触 发） D/放电端、 Vcc/电源正端
方法 按照连线图接实验电路：将集成电路NE555插入实验箱中集成电路 插座上，用示波器观察Vc、Vo波形 ，测Vo波形周期T，算出实际频 率，与理论周期1ms、理论频率1KHz进行比较 。
B C LT BI LE D A GND 1 1 0
CD4511
B C LT BI LE D A GND 1 1 0
+5V
0
0
Vcc 2CR 2Q 3 2Q 2 2Q 1 2Q 0 2EN 2CP
CD4518
1CP 1EN 1Q 0 1Q1 1Q 2 1Q 3 2CR GND
CP
1
0
两位十进制计数器实现
利用CD4511的两组计数引脚实现多位计数 思考：两位计数中，低位如何实现向高位进位
① 电路连线图：
高位
共阴七段数码管
+5V +5V
② 测试电路 用实验箱上的Hz作Cp，
低位
共阴七段数码管
观察数码管字形 随Cp变化的情况
Vcc f
g a
b
c d
e
Vcc f
g a
b
c d
e
CD4511
实验六 多位计数器的设计与应用
一.实验目的 实验目的
进一步熟悉计数器功能及各控制端的作用； 掌握用计数器实现多位计数器的方法。
二．实验器材
数字电路实验箱 数字万用表 稳压电源 CD4518(双十进制同步计数器) CD4511(BCD七段译码器) LC5011(共阴型七段数码管) 1台 1块 1台 1块 2块 2块
Verilog 3、5、7分频
用Verilog语言写的三分频电路
方法一：
//上升沿触发的分频设计
module three(clkin, clkout);
input clkin;//定义输入端口
output clkout;//定义输出端?
reg [1:0] step1, step;
always @(posedge clkin)
3'b011: step2<=3'b100;
3'b100: step2<=3'b010;
3'b010: step2<=3'b000;
default:step2<=3'b000;
endcase
end
assign cBiblioteka kout=step1[0]|step2[0];
endmodule
如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。
第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：
音频信号处理技术
输入电平
输出电平
K=1无压缩
K<1压缩
K>1扩张
当压限器的压缩比超过10：1，就可看作限幅器。
限幅器特点：
大多数限幅器都有10∶1或20∶1的比率，有的比率甚至可高达100∶1。
大都用在录音系统，以避免信号的瞬间峰值达到的满振幅
4.3 电子分频器
4.3.1 电子分频器的功能 将中高音频和低音频进行分离放大和传输，用不同的功率放大器分别带动纯低音和中高音扬声器系统，增强声音的清晰度、分离度和层次感，增加音色表现力。
如果在5kHz左右提升4dB，则会使混合声的能量好像增加了3dB。
(5)4～4kHz之间：
提高音质、改善音色
(6)4～14kHz频段：
声音的明亮度、宏亮度和清晰度 提升过量，会使语言产生齿音、s音，使声音产生“毛刺”。
(7) 提升14kHz以上频段：
容易出现声反馈而产生啸叫。
提高音质、改善音色
选择各频率点要有针对性和目的性；
基本原理: 多频段均衡器是由许多个中心频率不同的选频电路组成的，对相应频率点的信号电平既可以提升也可以衰减，即幅度可调。
多频段图示均衡器的基本原理
什么是图示均衡器？
由于多频段均衡器普遍都使用推拉式电位器作为每个中心频率的提升和衰减调节器，推键排成位置正好组成与均衡器的频率响应相对应的图形，称为图示均衡器。
04
提高音质、改善音色
提高音质、改善音色
(3)250Hz～2kHz： 包含大多数乐器的低次谐波， 提升过高，会导致音乐像在电话中听到的那种音质，失掉或掩盖了富有特色的高频泛音。 提升500Hz～1kHz频段时，会使乐器的声音变成喇叭似的声音； 提升1～2kHz频段时，则会出现像铁皮发出的声音。这段频率输出过量时，还会造成人的听觉疲劳。
分频器的简易计算及制作.doc
精品文档分频器的简易计算与制作一、分频器的计算1. 1 阶分频器及其计算通常采用 1 阶（ 6dB/Out）3dB 降落点交叉型、其特点是高、低通和带通滤波器采用同值的L 和 CL=R/2 πf c=159R/f c (mH)C=1/2πf c R=159000/f c R(μF)2. 2 阶分频器及其计算（ 1）3dB 降落点交叉型L=R/2f c=225R/f c(mH)C=1/2 2f c R=113000/f c/R( μF)（2） 6dB 降落点交叉型只需将高、低通滤波器的 f c向上和向下移到1.3f c和 0.76f c位置L=22FR/f c 0.76=296R/f c(mH)C=113000/0.76f c R=148000/Rf c( μF)3．阻抗补偿电路的计算（ C 为无极性电容）（1）以音圈电感为主要依据R=R o(喇叭阻抗 )C=L bm/R e2( μF)( L bm为音圈电感量、 R e为音圈直流电阻 )（ 2）以某个频侓点的阻抗为主要设计依据R=R o(喇叭阻抗 )C=159000Z/FR2 ( μF)F 为最佳的阻抗补偿点频率，一般选在单元曲线上升幅度达6dB处。
即比额定阻抗大一倍处。
Z 为f处的阻抗（即 Z=2R o）二、常用分频器的相位特性1. 1 阶- 3dB 降落点交叉型高通部分相位旋转至 +45 ，低通部分旋转至 - 45 、两者有 90 的相位差，高低单元在分频点附近的辐射声有部分被抵消，一般取- 3dB 落点处交叉。
2. 2 阶- 6dB 降落点交叉型高低单元应反向连接，一般取- 6dB 落点处交叉。
3.非对称 -4.5dB 落点交叉型（ 1 阶低 +2 阶高）高通部分旋转至90 、低通部分旋转至 - 45 ，若同向相接则相位差为135 、反向则为 - 45 ，正好可校正到低单元平面排列时产生的+45 相位差。
三.电感线圈制作数据2200.105 70 1.40 2300.135 80 1.56 2400.175 90 1.60 2450.20 99 1.71 2500.215 100 1.80 2570.26 110 2.00 2680.30 118 φ=1.2mm(mH)0.376 130 d=h=25mm(T)0.40 134 1.5 2280.445 140 1.8 2440.50 147 2.0 2550.518 150 2.2 2650.60 160 2.5 2800.68 169 2.8 2950.70 171 3.0 3040.776 180 3.2 3120.80 182 3.5 3240.88 190 3.8 3350.90 191 4.0 3421.00 200 4.5 3601.20 216 5.0 3781.27 220 5.5 392四、分频器的设计实例1.电路选择及参数的选取（1）选非对称 - 4.5dB 落点交叉型（ 1 接低通 +2 阶高通）（2）f c取 3200HZ2.计算方法：L 1=159R/0.9f c=159×8/0.9×3200=0.44mH(140T)L 2=225R/1.1f c=225×8/1.1×3200=0.51/mH(150T)C2=113000/1.1f c R=113000/1.1×3200×8=4.01 μ3.阻抗补偿网络的计算R=R 低 =8Ω实测低音单元至2400HZ 时， Z=2R 低=16ΩC=159000×16/2400×64=16.6 μ。
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安康学院HDL数字系统课程设计报告书
课题名称：占空比为1:1的奇数分频器设计
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课程设计报告书目录
设计报告书目录
一、设计目的 (1)
二、设计思路 (1)
三、设计过程 (1)
3.1、系统方案论证 (1)
3.2、程序代码设计 (2)
四、系统调试与结果 (4)
五、主要元器件与设备 (5)
六、课程设计体会与建议 (5)
6.1、设计体会 (5)
6.2、设计建议 (6)
七、参考文献 (6)
一、设计目的
1、了解EDA软件在电子设计当中的重要作用。
2、熟悉并掌握QuartusⅡ开发软件的基本使用方法。
3、运用ModelSim软件对分频器进行仿真测试。
二、设计思路
对于实现一个占空比为1:1的5倍奇数分频，首先经过上升沿触发进行模5计数，计数选定到2进行输出时钟翻转，然后经过4再次进行翻转得到一个占空非1:1奇数5分频时钟。
再者同时进行下降沿触发的模5计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟翻转，同样经过4时，输出时钟再次翻转得到占空比非1:1的5分频时钟。
两个占空比非1:1的5分频时钟进行相或运算，得到占空比为1:1的5分频时钟。
要设计占空比为50%的奇数(n)倍分频器，可以先分别设计从时钟上升沿、下降沿开始的占空比为(n-1)/2n的分频器A，B。
将A与B相或结果就是占空比为50%的奇数倍分频器。
因为A,B产生的信号的高电平持续时间均比低电平持续时间少一个时钟周期，B相对A来说可以说是延时了半个时钟，那么A与B进行或运算，则结果的高电平持续时间增加了半个时钟周期，而低电平持续时间则减少了半个时钟周期。
因此占空比达到50%。
三、设计过程
3.1系统方案论证
奇数倍（2N+1）分频：
（1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为 X/(2N+1)）。
得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，进行相或运算。
如图1所示.
图 2
（2）占空比为X/(2N+1)或（2N+1-X）/(2N+1)分频，用模（2N+1）计数器模块可以实现。
取0至2N-1之间一数值X(0),当计数器时钟上升沿从0开始计数到X值时输出时钟翻转一次，在计数器继续计数达到2N时，输出时钟再次翻转并对计数器置一复位信号，使之从0 开始重新计数，即可实现。
如图4所示，由四个计数器生成了两个占空比2:3的分频器step1、和step2。
step1由上升沿触发器出发，step2由下降沿触发器出发。
然后经过或门生成占空比为1:1的分频器。
（3）占空比为50%的分频，设计思想如下：基于（2）中占空比为非50%的输出时钟在输入时钟的上升沿触发翻转；若在同一输入时钟周期内，此计数器的两次输出时钟翻转分别在与（2）中对应的下降沿触发翻转，输出的时钟与（2）中输出的时钟进行逻辑或，即可得到占空比为50%的奇数倍分频时钟。
3.2程序代码设计
功能模块：
module div_5 ( clkin,clkout );
input clkin;
output clkout;
reg [2:0] step1, step2;
always @(posedge clkin )
begin
case (step1)
3'b000: step1<=3'b001;
3'b001: step1<=3'b011;
3'b011: step1<=3'b100;
3'b100: step1<=3'b010;
3'b010: step1<=3'b000;
default:step1<=3'b000;
endcase
end
always @(negedge clkin )
begin
case (step2)
3'b000: step2<=3'b001;
3'b001: step2<=3'b011;
3'b011: step2<=3'b100;
3'b100: step2<=3'b010;
3'b010: step2<=3'b000;
default:step2<=3'b000;
endcase
end
assign clkout=step1[0]|step2[0];
endmodule
测试模块：
`timescale 1 ps/ 1 ps
module div_5_vlg_tst();
reg eachvec;
reg clkin;
wire clkout;
div_5 i1 (
.clkin(clkin),
.clkout(clkout)
);
initial
begin
clkin=0;
forever #5 clkin=~clkin;
end
assign step1=i1.step1[0];
assign step2=i1.step2[0];
endmodule
四、仿真测试与结果
电路图：
图2 Transcript测试结果如图3所示：
图3 Transcript测试结果
仿真波形结果如图4所示：
图4 仿真测试结果
五、主要元器件与设备
QuartusⅡ软件、ModelSim软件。
六、课程设计体会与建议
6.1设计体会
通过这次课程设计是我对verilog这门课有了一个全新的认识，特别是在语言编程方面，我深刻认识到VHDL与之前学过的C语言之间的差异。
在整个的设计过程中，发现自己对VHDL语言很多细节上理解掌握的不够深刻，比如在使用时钟信号时会产生毛刺，还有在程序中的各种输出和中间变量的应用上，按照C语言的事项区解决就会出现错误。
总之，在设计过程中遇到了很多的问题，但同时也使我有了更全面的学习，使我认识到理论联系实际的重要性，提高自己的实际动手能力和独立思考能力，通过这次课程设计，使我学到了不少知识。
6.2设计建议
老师在我们动手的时候告诉我们一些关于所做电路的资料、原理，以及如何检测电路的方法，还有关于检测芯片的方法。
在这个过程中，不仅锻炼了我们缜密的思维和坚持不解的毅力，更磨练了一个队伍的团结互助的精神。
只有通过大家一起努力才能将课程设计的所有环节都顺利的完成。
另外程序设计中我们遇到问题并解决问题的过程，使得我们独自探索并解决问题的能力了有了一个提高，这有利于我们以后的学习。
这次实验帮助我们进一步的了解这门课程，并顺利完成实验设计。
七、参考文献
[1] 夏宇闻. Verilog数字系统设计教程. 北京：北京航空航天大学出版社，2008年；
[2] 张继刚、李维忠. 现代电子技术. 内蒙古工业大学，2008年,31（6）；
[3] 刘宝琴. 数字电路与系统[M]. 北京：清华大学出版社，1993年；
[4] 陈高峰等编. 数字电子技术基础. 安徽大学电子信息工程学院，2012年；
[5] 谈艳云、罗志强.电子技术基础. 北京：北京航空航天大学，2002年,23（6）。