数字逻辑实验指导书
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五、实验内容及步骤 1、异步二进制计数器 （1）按图 3-1 接线。
图 3-1 异步二进制加法计数器
（2）Q1、Q2、Q3、Q4 四个输出端分别接发光管二极管显示； （3）由 CP 端输入单脉冲，测试并记录 Q1～Q4 端状态及波形。 （4）试将异步二进制加法计数改为减法计数，参考加法计数器，要求实验并记录。
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数字逻辑实验指导书
2、自循环移位寄存器 — 环形计数器。 按图 3-2 接线，将 A、B、C、D 置为 1000，用单脉冲计数，记录各触发器状态。
图 3-2 环形计数器
改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号 作用的结果）。观察计数器能否正常工作并分析原因。 3、异步二—十进制加法计数器
（2）用异或门组成半加器 图 2-3 为用异或门组成的半加器，测试其逻辑功能，并将测试结果填入表 2-3，电路保 留。
图 2-1
X1= X2= X3= S= Ci=
3
数字逻辑实验指导书
表 2-1 逻辑功能表
A
B
X1
X2
X3
Ci
S
0
0
0
1
1
0
1
1
图 2-2 卡诺图
表 2-2
A
B
Ci
S
0
0
0
1
1
0
1
1
实
验
须知
1、实验前，必须认真阅读实验指导书，分析掌握实验电路的元件原理。 2、使用本实验箱前必须了解其性能，操作方法及注意事项，特别是电源 的正负极不能接反，电压值不能超过规定的范围。 3、实验时，接线要认真，特别应注意电路的输出切勿与电源线或地线短 路。 4、实验时，应注意元器件有无发烫、异味、冒烟，若发现应立即关断电 源，保持现场并报告指导老师。找出原因，排除故障，经指导老师同意后再继续实验。 5、实验过程中，需要改动接线时，应先关断电源后才能拆、接连线。 6、实验完毕整理数据，经指导老师同意后，可关断电源拔出电源插头， 拆除连线，并整理好放在实验箱内。 7、每位同学必须按要求独立完成实验报告。
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数字逻辑实验指导书
实验四 电子秒表的电路实现
一、实验目的
1、学习数字电路中基本 RS 触发器、单稳态触发器、时钟发生器及计数、译码显示 等单元电路的综合应用。
2、学习电子秒表的调试方法。
二、实验设备及器件
1、＋5V 直流电源 3、数字万用表 5、单次脉冲源 7、逻辑电平开关 9、译码显示器
2、双踪示波器 4、数字频率计 6、连续脉冲源 8、逻辑电平显示器 10、74LS00×2 555×1 74LS90×3
（三）了解二进制数的运算规律；
（四）掌握常用组合逻辑电路的使用。
二、实验器材
（一）DJ-SD 数字逻辑实验仪
（二）集成块
74LS00
2片
2 输入四与非门
74LS04
1片
六反向器
74LS86
1片
2 输入四异或门
三、实验内容与步骤 1、分析半加器的逻辑功能
（1）用与非门和非门组成半加器，写出图 2-1 所示电路的逻辑表达式，根据逻辑表 达式列出真值表（表 2-1），并画出卡诺图（图 2-2）看能否简化。测试半加器的逻辑功 能，将测试结果填入表 2-2，并与表 2-1 比较，测试完毕后电路保留不动。
照附录熟识各管脚的功能。
（一）测试门电路逻辑功能
测量以上四种门的逻辑功能，输入接高低电平开关，输出接高低电平指示灯。列出
真值表，并填入测试结果，写出逻辑表达式。
（二）实现其它逻辑门的功能
1、按图 1－1 和图 1－2 组成逻辑电路。测试输出与输入的逻辑关系并列出真值
表。填写实验结果。写出表达式。
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数字逻辑实验指导书
计数器、二十进制器等；按计数器中触发器翻转的次序来分类，可以分为同步计数器和
异步计数器；按计数过程中计数器数字的增减来分类，可以分为加法计数器、减法计数
器和可逆计数器等。
图 3-1 为异步二进制加法计数器，由 JK 触发器构成。除第一级触发器由计数脉冲
CP 直接驱动外，其它各级触发器的动作都要由其前一级触发器 Q 的状态变化来确定，
注：集成异步计数器 74LS90 74LS90 是异步二 - 五 - 十 进制加法计数器，它既可以作二进制加法计数器，又可 以作五进制和十进制加法计数器。 图 4－3 为 74LS90 引脚排列，表 4－1 为功能表。
通过不同的连接方式，74LS90 可以实现四种不同的逻辑功能；而且还可借助 R0(1)、 R0(2)对计数器清零，借助 S9(1)、S9(2)将计数器置 9。其具体功能详述如下：
实验三 时序逻辑电路分析和设计
一、实验目的 1、掌握常用时序电路分析、设计及测试方法。 2、训练独立进行实验的技能。
二、实验器材
74LS112 双 J-K 触发器
2片
74LS74
双 D 触发器
2片
74LS00
二输入端四与非门
1片
三、实验原理
计数器是最典型的时序电路之一。它可对脉冲的个数进行计数。
计数器的种类繁多，分类方法也有多种，例如，按进位数值来分类，可分为二进制
（1）QA、QB、QC、QD 四个输出端分别接发光管二极管显示，CP 端接连续脉冲或单脉 冲。
（2）在 CP 端接连续脉冲，观察 CP、QA、QB、QC、QD 的波形。 （3）画出 CP、QA、QB、QC、QD 的波形。
图 3-3 异步二 — 十进制加法计数器
六、实验报告 1、画出实验内容要求的波形及记录表格。 2、总结时序电路特点。
0
1
0
1
1
1
0
1
1
1
1
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数字逻辑实验指导书
四、报告要求 （一）整理实验数据、图表，并对实验结果进行分析讨论。 （二）总结组合逻辑电路的分析方法和设计方法。 五、预习要求 （一）掌握组合逻辑电路的分析方法和设计方法。设计出表决器电路，在实验时验证。 （二）复习半加器、全加器的工作原理。
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数字逻辑实验指导书
Q 作为与非门 5 的输入控制信号。按动按钮开关 K2（接地），则门 1 输出 Q ＝1；门 2 输
出 Q＝0，K2 复位后 Q、 Q 状态保持不变。再按动按钮开关 K1 ,则 Q 由 0 变为 1，门 5 开
启, 为计数器启动作好准备。 Q 由 1 变 0，送出负脉冲，启动单稳态触发器工作。 基本 RS 触发器在电子秒表中的职能是启动和停止秒表的工作。
后级的 CP 连接。 把移位寄存器的输出，以一定的方式反馈到串行输入端可构成寄存器型计数器，常
用的寄存器型计数器有环形计数器。
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图 3-2 是由 74LS74 触发器组成的环形计数器。第四级的 端与第一级的 1D 端相 接（反馈）。这种电路，在输入计数脉冲 CP 操作下，其状态在 1000，0100，0010，0001 （有效状态）中循环，但工作时，必须先用启动脉冲（清零、置 1）将计数器置入有效 状态。由于不能自启动，倘若由于电源故障可信号干扰，使电路进入非使用状态 （无 效状态），计数器就无法恢复正常工作。
单稳态触发器在电子秒表中的职能是为计数器提供清零信号。 3、时钟发生器
图 4－1 中单元Ⅲ为用 555 定时器构成的多谐振荡器，是一种性能较好的时钟源。 调节电位器 RW ，使在输出端 3 获得频率为 50HZ 的矩形波信号，当基本 RS 触发器 Q＝1 时，门 5 开启，此时 50HZ 脉冲信号通过门 5 作为计数脉冲加于计数器①的计数输 入端 CP2。 4、计数及译码显示 二 - 五 - 十 进制加法计数器 74LS90 构成电子秒表的计数单元，如图 4－1 中单元 Ⅳ所示。其中计数器①接成五进制形式，对频率为 50HZ 的时钟脉冲进行五分频，在输 出端 QD 取得周期为 0.1S 的矩形脉冲，作为计数器②的时钟输入。计数器②及计数器③ 接成 8421 码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可 显示 0.1～0.9 秒；1～9.9 秒计时。 通 过 改 变 计数器②及计数器③的连接，可将其接成 60 进制和 12 进制。
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目录
实验一 逻辑门电路功能测试………………………………………………………1 实验二 组合逻辑电路分析与实现 ………………………………………………3 实验三 时序逻辑电路分析和设计 ………………………………………………7 实验四 电子秒表的电路实现 …………………………………………………10 附 录 ………………………………………………………………………………14
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实验一 逻辑门电路功能测试
—、实验目的
1、掌握数字电路实验仪的使用；
2、熟悉门电路逻辑功能。
二、实验仪器及材料
l、DJ-SG 数字逻辑实验仪；
2、器件
74LS00
二输入端四与非门
1片
74LS08
二输入端四与门
l片
74LS86
二输入端四异或门
l片
74LS04
六反相器
l片
三、预习要求
图 1-1
图 1-2
2、利用与非门组成下列逻辑门电路，画出电路。列出真值表并填写测试结果。
（1）、组成与门
Z A B AB
（2）、组成或门
Z A B AB
Fra Baidu bibliotek
（3）、组成或非门
Z A B AB A B
（4）、组成异或门
Z A B AB AB AB AB
五、报告要求
整理实验数据，根据实验结果及观察到的现象回答下列问题：
图 2-3 电路图
表 2-3 测试结果
A
0
0
1
1
B
0
1
0
1
Ci S
4
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2、分析全加器的逻辑功能 用上述两个半加器组成全加器，原理图如图 2-4。测试其逻辑功能。并将测试结果填入 表 2-4。
图 2-4 电路图
表 2-4 测试结果
Ai
Bi
Ci - 1
Ci
Si
0
0
0
0
1
0
1
0
0
1
1
0
0
1、与非门什么情况下输出高电平？什么情况下输出低电平？与非门中不用的输入端应
如何处理？
2、图 1－1 和图 1－2 所示电路的逻辑功能是否相同？试用逻辑代数的公式进行验证，
哪个电路结构较合理？
2
数字逻辑实验指导书
实验二 组合逻辑电路分析与实现
一、实验目的
（一）掌握组合逻辑电路的分析方法；
（二）验证半加器和全加器的逻辑功能；
冲。如果继续输入脉冲，则重复上述过程。 异步二进制减法计数器的计数过程是每输入一个 CP 脉冲，计数器的数值减 1，例如
设计数器原状态为 0000，则输入第一个 CP 脉冲后，变为 1111。输入第二个 CP 脉冲后， 变为 1110 依次类推。
异步二进制减法计数的电路结构与加法计数器相似，不同的是级间改由前级的 Q 与
l、复习门电路工作原理及相应逻辑表达式。
2、熟悉所用集成电路的引线位置及各引线用途。
四、实验内容与步骤
实验前按学习机使用说明先检查学习机电源是否正常。然后选择实验用的集成电路。
按自己设计的实验接线图连线，特别注意 Vcc 及地线不能接错。线接好后经实验指导教
师检查无误方可通电实验。实验中改动接线须先断开电源，接好线后再通电实验；并对
电位器、电阻、电容若干
三、实验原理
图 4－1 为电子秒表的电原理图。按功能分成四个单元电路进行分析。
图 4－1 电子秒表原理图
10
数字逻辑实验指导书
1、基本 RS 触发器 图 4－1 中单元 I 为用集成与非门构成的基本 RS 触发器。属低电平直接触发的触发
器，有直接置位、复位的功能。它的一路输出 Q 作为单稳态触发器的输入，另一路输出
异步二 - 十进制加法计数器如图 3-3 所示。它由两片 74LS112 双 J-K 触发器和一 片 74LS00 二输入端四与非门组成。前九个计数脉冲输入后计数器的状态变化与异步二 进制数据相同；当第十个脉冲输入后，计数器状态恢复为 0000，并从 QD 端送出一个进 位脉冲。
四、预习要求 1、预习有关计数器部分内容。 2、拟出各实验内容所需的测试记录表格。 3、熟悉实验所用各集成块的逻辑功能，及引脚排列图。
2、单稳态触发器 图 4－1 中单元Ⅱ为用集成与非门构成的微分型单稳态触发器，图4－2 为各点波形
图。单稳态触发器的输入触发负脉冲信号 Vi 由基本 RS 触发器 Q 端提供，输出负脉冲 VO 通过非门加到计数器的清除端 R。静态时，门 4 应处于截止状态，故电阻 R 必须小于门 的关门电阻 ROff 。定时元件 RC 取值不同，输出脉冲宽度也不同。当触发脉冲宽度小于 输出脉冲宽度时，可以省去输入微分电路的 RP 和 CP 。
可见这些触发器的动作时间各异。计数器由 RD 输入负脉冲置零后，计数脉冲从 CP 端
输入，第一个计数脉冲输入后，计数器状态均为 Q4Q3Q2Q1 = 0001，随着计数脉冲的继 续输入，计数器的状态根据二进制码顺序依次递增，第十五个脉冲输入后，计数器状态
为 1111。第十六个脉冲输入后，计数器恢复起始状态 0000，并在 RD 端送出一个进位脉
图 3-1 异步二进制加法计数器
（2）Q1、Q2、Q3、Q4 四个输出端分别接发光管二极管显示； （3）由 CP 端输入单脉冲，测试并记录 Q1～Q4 端状态及波形。 （4）试将异步二进制加法计数改为减法计数，参考加法计数器，要求实验并记录。
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2、自循环移位寄存器 — 环形计数器。 按图 3-2 接线，将 A、B、C、D 置为 1000，用单脉冲计数，记录各触发器状态。
图 3-2 环形计数器
改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号 作用的结果）。观察计数器能否正常工作并分析原因。 3、异步二—十进制加法计数器
（2）用异或门组成半加器 图 2-3 为用异或门组成的半加器，测试其逻辑功能，并将测试结果填入表 2-3，电路保 留。
图 2-1
X1= X2= X3= S= Ci=
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表 2-1 逻辑功能表
A
B
X1
X2
X3
Ci
S
0
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0
1
1
0
1
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图 2-2 卡诺图
表 2-2
A
B
Ci
S
0
0
0
1
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0
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实
验
须知
1、实验前，必须认真阅读实验指导书，分析掌握实验电路的元件原理。 2、使用本实验箱前必须了解其性能，操作方法及注意事项，特别是电源 的正负极不能接反，电压值不能超过规定的范围。 3、实验时，接线要认真，特别应注意电路的输出切勿与电源线或地线短 路。 4、实验时，应注意元器件有无发烫、异味、冒烟，若发现应立即关断电 源，保持现场并报告指导老师。找出原因，排除故障，经指导老师同意后再继续实验。 5、实验过程中，需要改动接线时，应先关断电源后才能拆、接连线。 6、实验完毕整理数据，经指导老师同意后，可关断电源拔出电源插头， 拆除连线，并整理好放在实验箱内。 7、每位同学必须按要求独立完成实验报告。
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实验四 电子秒表的电路实现
一、实验目的
1、学习数字电路中基本 RS 触发器、单稳态触发器、时钟发生器及计数、译码显示 等单元电路的综合应用。
2、学习电子秒表的调试方法。
二、实验设备及器件
1、＋5V 直流电源 3、数字万用表 5、单次脉冲源 7、逻辑电平开关 9、译码显示器
2、双踪示波器 4、数字频率计 6、连续脉冲源 8、逻辑电平显示器 10、74LS00×2 555×1 74LS90×3
（三）了解二进制数的运算规律；
（四）掌握常用组合逻辑电路的使用。
二、实验器材
（一）DJ-SD 数字逻辑实验仪
（二）集成块
74LS00
2片
2 输入四与非门
74LS04
1片
六反向器
74LS86
1片
2 输入四异或门
三、实验内容与步骤 1、分析半加器的逻辑功能
（1）用与非门和非门组成半加器，写出图 2-1 所示电路的逻辑表达式，根据逻辑表 达式列出真值表（表 2-1），并画出卡诺图（图 2-2）看能否简化。测试半加器的逻辑功 能，将测试结果填入表 2-2，并与表 2-1 比较，测试完毕后电路保留不动。
照附录熟识各管脚的功能。
（一）测试门电路逻辑功能
测量以上四种门的逻辑功能，输入接高低电平开关，输出接高低电平指示灯。列出
真值表，并填入测试结果，写出逻辑表达式。
（二）实现其它逻辑门的功能
1、按图 1－1 和图 1－2 组成逻辑电路。测试输出与输入的逻辑关系并列出真值
表。填写实验结果。写出表达式。
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计数器、二十进制器等；按计数器中触发器翻转的次序来分类，可以分为同步计数器和
异步计数器；按计数过程中计数器数字的增减来分类，可以分为加法计数器、减法计数
器和可逆计数器等。
图 3-1 为异步二进制加法计数器，由 JK 触发器构成。除第一级触发器由计数脉冲
CP 直接驱动外，其它各级触发器的动作都要由其前一级触发器 Q 的状态变化来确定，
注：集成异步计数器 74LS90 74LS90 是异步二 - 五 - 十 进制加法计数器，它既可以作二进制加法计数器，又可 以作五进制和十进制加法计数器。 图 4－3 为 74LS90 引脚排列，表 4－1 为功能表。
通过不同的连接方式，74LS90 可以实现四种不同的逻辑功能；而且还可借助 R0(1)、 R0(2)对计数器清零，借助 S9(1)、S9(2)将计数器置 9。其具体功能详述如下：
实验三 时序逻辑电路分析和设计
一、实验目的 1、掌握常用时序电路分析、设计及测试方法。 2、训练独立进行实验的技能。
二、实验器材
74LS112 双 J-K 触发器
2片
74LS74
双 D 触发器
2片
74LS00
二输入端四与非门
1片
三、实验原理
计数器是最典型的时序电路之一。它可对脉冲的个数进行计数。
计数器的种类繁多，分类方法也有多种，例如，按进位数值来分类，可分为二进制
（1）QA、QB、QC、QD 四个输出端分别接发光管二极管显示，CP 端接连续脉冲或单脉 冲。
（2）在 CP 端接连续脉冲，观察 CP、QA、QB、QC、QD 的波形。 （3）画出 CP、QA、QB、QC、QD 的波形。
图 3-3 异步二 — 十进制加法计数器
六、实验报告 1、画出实验内容要求的波形及记录表格。 2、总结时序电路特点。
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四、报告要求 （一）整理实验数据、图表，并对实验结果进行分析讨论。 （二）总结组合逻辑电路的分析方法和设计方法。 五、预习要求 （一）掌握组合逻辑电路的分析方法和设计方法。设计出表决器电路，在实验时验证。 （二）复习半加器、全加器的工作原理。
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Q 作为与非门 5 的输入控制信号。按动按钮开关 K2（接地），则门 1 输出 Q ＝1；门 2 输
出 Q＝0，K2 复位后 Q、 Q 状态保持不变。再按动按钮开关 K1 ,则 Q 由 0 变为 1，门 5 开
启, 为计数器启动作好准备。 Q 由 1 变 0，送出负脉冲，启动单稳态触发器工作。 基本 RS 触发器在电子秒表中的职能是启动和停止秒表的工作。
后级的 CP 连接。 把移位寄存器的输出，以一定的方式反馈到串行输入端可构成寄存器型计数器，常
用的寄存器型计数器有环形计数器。
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图 3-2 是由 74LS74 触发器组成的环形计数器。第四级的 端与第一级的 1D 端相 接（反馈）。这种电路，在输入计数脉冲 CP 操作下，其状态在 1000，0100，0010，0001 （有效状态）中循环，但工作时，必须先用启动脉冲（清零、置 1）将计数器置入有效 状态。由于不能自启动，倘若由于电源故障可信号干扰，使电路进入非使用状态 （无 效状态），计数器就无法恢复正常工作。
单稳态触发器在电子秒表中的职能是为计数器提供清零信号。 3、时钟发生器
图 4－1 中单元Ⅲ为用 555 定时器构成的多谐振荡器，是一种性能较好的时钟源。 调节电位器 RW ，使在输出端 3 获得频率为 50HZ 的矩形波信号，当基本 RS 触发器 Q＝1 时，门 5 开启，此时 50HZ 脉冲信号通过门 5 作为计数脉冲加于计数器①的计数输 入端 CP2。 4、计数及译码显示 二 - 五 - 十 进制加法计数器 74LS90 构成电子秒表的计数单元，如图 4－1 中单元 Ⅳ所示。其中计数器①接成五进制形式，对频率为 50HZ 的时钟脉冲进行五分频，在输 出端 QD 取得周期为 0.1S 的矩形脉冲，作为计数器②的时钟输入。计数器②及计数器③ 接成 8421 码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可 显示 0.1～0.9 秒；1～9.9 秒计时。 通 过 改 变 计数器②及计数器③的连接，可将其接成 60 进制和 12 进制。
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目录
实验一 逻辑门电路功能测试………………………………………………………1 实验二 组合逻辑电路分析与实现 ………………………………………………3 实验三 时序逻辑电路分析和设计 ………………………………………………7 实验四 电子秒表的电路实现 …………………………………………………10 附 录 ………………………………………………………………………………14
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实验一 逻辑门电路功能测试
—、实验目的
1、掌握数字电路实验仪的使用；
2、熟悉门电路逻辑功能。
二、实验仪器及材料
l、DJ-SG 数字逻辑实验仪；
2、器件
74LS00
二输入端四与非门
1片
74LS08
二输入端四与门
l片
74LS86
二输入端四异或门
l片
74LS04
六反相器
l片
三、预习要求
图 1-1
图 1-2
2、利用与非门组成下列逻辑门电路，画出电路。列出真值表并填写测试结果。
（1）、组成与门
Z A B AB
（2）、组成或门
Z A B AB
Fra Baidu bibliotek
（3）、组成或非门
Z A B AB A B
（4）、组成异或门
Z A B AB AB AB AB
五、报告要求
整理实验数据，根据实验结果及观察到的现象回答下列问题：
图 2-3 电路图
表 2-3 测试结果
A
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B
0
1
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Ci S
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2、分析全加器的逻辑功能 用上述两个半加器组成全加器，原理图如图 2-4。测试其逻辑功能。并将测试结果填入 表 2-4。
图 2-4 电路图
表 2-4 测试结果
Ai
Bi
Ci - 1
Ci
Si
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1、与非门什么情况下输出高电平？什么情况下输出低电平？与非门中不用的输入端应
如何处理？
2、图 1－1 和图 1－2 所示电路的逻辑功能是否相同？试用逻辑代数的公式进行验证，
哪个电路结构较合理？
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实验二 组合逻辑电路分析与实现
一、实验目的
（一）掌握组合逻辑电路的分析方法；
（二）验证半加器和全加器的逻辑功能；
冲。如果继续输入脉冲，则重复上述过程。 异步二进制减法计数器的计数过程是每输入一个 CP 脉冲，计数器的数值减 1，例如
设计数器原状态为 0000，则输入第一个 CP 脉冲后，变为 1111。输入第二个 CP 脉冲后， 变为 1110 依次类推。
异步二进制减法计数的电路结构与加法计数器相似，不同的是级间改由前级的 Q 与
l、复习门电路工作原理及相应逻辑表达式。
2、熟悉所用集成电路的引线位置及各引线用途。
四、实验内容与步骤
实验前按学习机使用说明先检查学习机电源是否正常。然后选择实验用的集成电路。
按自己设计的实验接线图连线，特别注意 Vcc 及地线不能接错。线接好后经实验指导教
师检查无误方可通电实验。实验中改动接线须先断开电源，接好线后再通电实验；并对
电位器、电阻、电容若干
三、实验原理
图 4－1 为电子秒表的电原理图。按功能分成四个单元电路进行分析。
图 4－1 电子秒表原理图
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1、基本 RS 触发器 图 4－1 中单元 I 为用集成与非门构成的基本 RS 触发器。属低电平直接触发的触发
器，有直接置位、复位的功能。它的一路输出 Q 作为单稳态触发器的输入，另一路输出
异步二 - 十进制加法计数器如图 3-3 所示。它由两片 74LS112 双 J-K 触发器和一 片 74LS00 二输入端四与非门组成。前九个计数脉冲输入后计数器的状态变化与异步二 进制数据相同；当第十个脉冲输入后，计数器状态恢复为 0000，并从 QD 端送出一个进 位脉冲。
四、预习要求 1、预习有关计数器部分内容。 2、拟出各实验内容所需的测试记录表格。 3、熟悉实验所用各集成块的逻辑功能，及引脚排列图。
2、单稳态触发器 图 4－1 中单元Ⅱ为用集成与非门构成的微分型单稳态触发器，图4－2 为各点波形
图。单稳态触发器的输入触发负脉冲信号 Vi 由基本 RS 触发器 Q 端提供，输出负脉冲 VO 通过非门加到计数器的清除端 R。静态时，门 4 应处于截止状态，故电阻 R 必须小于门 的关门电阻 ROff 。定时元件 RC 取值不同，输出脉冲宽度也不同。当触发脉冲宽度小于 输出脉冲宽度时，可以省去输入微分电路的 RP 和 CP 。
可见这些触发器的动作时间各异。计数器由 RD 输入负脉冲置零后，计数脉冲从 CP 端
输入，第一个计数脉冲输入后，计数器状态均为 Q4Q3Q2Q1 = 0001，随着计数脉冲的继 续输入，计数器的状态根据二进制码顺序依次递增，第十五个脉冲输入后，计数器状态
为 1111。第十六个脉冲输入后，计数器恢复起始状态 0000，并在 RD 端送出一个进位脉