数字电子技术基础第四章触发器
数字电子技术基础-第四章-触发器
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
数字电子技术课件第4章触发器
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
Qn1 S RQn
JQ n KQnQn JQ n KQn CP下降沿到来时有效
主从JK触发器没有约束。
4.4.2 主从JK触发器
特 性 表
J
K
Qn
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q n+1 0 1 0 0 1 1 1 0
功能
Q n1 Q n
保持
Q n1 0
置0
Q n1 1
置1
Q n1 Q n 翻转
时 CP 序J 图
K
Q
4.4.2 主从JK触发器 逻辑符号
Q
Q
Q
Q
J CP K
J CP K 曾用符号
Q
Q
1J C1 1K
J CP K 国标符号
电路特点
①主从JK触发器采用主从 控制结构，从根本上解决 了输入信号直接控制的问 题，具有 CP＝1期间接 收输入信号，CP下降沿 到来时触发翻转的特点。
随 CP 的到来而翻转，而 T 触发器能解决这个问题。
4.5.1 T触发器电路结构
T 触发器只有一个控制端, 只要将主从 JK 触发器的两个输入端 J 和 K 连接起来作为一个输入端 T，就构成了 T 触发器
《电子技术基础—数字电子技术》课件第4章
Qn+1=D
(4-5)
由于S= R (S≠R), 所以原RS触发器的不定状态自然也就
不存在了。 D触发器的功能表如表4-3所示。
4.2.3 同步JK触发器 JK触发器有两个输入控制端J和K, 也可从RS触发器演变
而来。将RS触发器输出交叉引回到输入, 使S=J·Q n, R=K·Qn 便可得到同步式JK触发器如图4-5 所示。 同样将S=J·Q n、 R=K·Qn带入RS触发器特性方程(4-3)中, 可得JK触发器特性方 程为
门G3和G4, 并加入时钟脉冲CP(Clock Pulse)端, 便组成了同步 RS触发器, 图4-2示出了同步RS触发器的逻辑图和逻辑符号。
图4-2 同步RS触发器 (a) 逻辑图; (b) 逻辑符号
2. 逻辑功能 由图4-2可看出, G3, G4两个与非门被时钟脉冲 CP 所控制, 同时也控制着触发信号R、S能否加入。 具体作用如下： 当 CP=0(低电平)时, G3、 G4闭锁, R、S不起作用, 触发器 状态不变, 处于保持状态。 当CP=1(高电平)时, G3、 G4开门, 触发信号R、S被反相加 入, 此时, 只要将触发信号R、S取反, 即可根据基本RS触发器 的功能得出同步RS触发器功能如表4-2所示。
触发器的种类很多, 根据是否有时钟脉冲输入端、 逻辑 功能、 电路结构、 触发方式等可将触发器分为基本触发器和 时钟触发器、 RS触发器、 D触发器、 JK触发器、 T触发器、 电平触发、 主从触发、 边沿触发等。
基本RS触发器虽然独立的集成芯片已很少见, 但它是触 发器的基础, 掌握它对于学习其他类型的触发器是非常重要的。
2. 逻辑功能 触发器有两个输出状态, 即0态和1态, 在输入信号 R 和 S 作用下, 可进行状态转换。下面根据基本RS触发器逻辑图 4-1(a)讨论其逻辑功能。 列出此基本RS触发器的功能表(也称特性表)如表4-1所 示。
(数字电子技术)第4章触发器
2
触发器逻辑功能的转换可以通过组合逻辑门电路 实现，也可以通过查找表的方式实现。
3
在转换过程中，需要考虑触发器的特性、输入和 输出信号的逻辑关系以及时序关系等因素。
触发器的参数设计
触发器的参数设计包括工作频 率、功耗、延迟时间等，需要 根据实际需求进行选择和优化。
工作频率决定了触发器的响 应速度，功耗决定了触发器 的能耗大小，延迟时间决定
锁存器
触发器可以组成锁存器，用于暂时存储数据。在控制信号 的作用下，锁存器可以将输入的数据存储在相应的触发器 中，并在需要时将数据输出。
寄存器阵列
触发器可以组成寄存器阵列，用于实现多位数据的存储和 操作。通过控制时钟信号和控制信号的逻辑关系，可以实 现多位数据的并行输入、输出和操作。
04
触发器的设计
实际应用中的问题与解决方案
延迟时间
触发器的输出信号在时钟边沿发生后会有一定的延迟时间，这是由于电路中元件的物理特 性和信号传播速度所限。为了减小延迟时间，可以采用更快的硬件材料和优化电路设计。
功耗问题
触发器在工作中会产生一定的功耗，特别是在大规模集成电路中，功耗问题更加突出。可 以通过优化电路设计和采用低功耗元件来降低功耗。
基本逻辑门电路的设计
01
逻辑门电路是构成触发器的基本单元，常见的有与门、或门、 非门等。
02
设计基本逻辑门电路时，需要考虑输入和输出的逻辑关系、门
的延迟时间以及门的功耗等参数。
逻辑门电路的设计需要遵循一定的设计规则和标准，以确保其
03
正确性和可靠性。
触发器逻辑功能的转换
1
触发器有多种逻辑功能，如RS、D、JK等，可以 根据实际需求选择合适的逻辑功能。
(数字电子技术)第4章 触发器
数字电子技术基础(第四版)课后习题答案_第四章
第4章触发器[题4.1]画出图P4.1所示由与非门组成的根本RS触发器输出端Q、Q的电压波形，输入端S、R的电压波形如图中所示。
图P4.1[解]见图A4.1图A4.1[题4.2]画出图P4.2由或非门组成的根本R-S触发器输出端Q、Q的电压波形，输出入端S D，R D的电压波形如图中所示。
图P4.2[解]见图A4.2[题4.3]试分析图P4.3所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.3 [解]：图P4.3所示电路的真值表S R Q n Q n+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0* 1 110*由真值表得逻辑函数式 01=+=+SR Q R S Q nn[题4.4] 图P4.4所示为一个防抖动输出的开关电路。
当拨动开关S 时，由于开关触点接触瞬间发生振颤，D S 和D R 的电压波形如图中所示，试画出Q 、Q 端对应的电压波形。
图P4.4[解] 见图A4.4图A4.4[题4.5] 在图P4.5电路中，假设CP 、S 、R 的电压波形如图中所示，试画出Q 和Q 端与之对应的电压波形。
假定触发器的初始状态为Q =0。
图P4.5[解]见图A4.5图A4.5[题4.6]假设将同步RS触发器的Q与R、Q与S相连如图P4.6所示，试画出在CP 信号作用下Q和Q端的电压波形。
己知CP信号的宽度t w = 4 t Pd 。
t Pd为门电路的平均传输延迟时间，假定t Pd≈t PHL≈t PLH，设触发器的初始状态为Q=0。
图P4.6图A4.6[解]见图A4.6[题4.7]假设主从结构RS触发器各输入端的电压波形如图P4.7中所给出，试画Q、Q端对应的电压波形。
设触发器的初始状态为Q=0。
图P4.7[解] 见图A4.7图A4.7[题4.8]假设主从结构RS触发器的CP、S、R、DR各输入端的电压波形如图P4.8所示，1DS。
数字电子技术基础4
0 1 0 1
0 1 1 0
每输入一个脉 冲，输出状态 改变一次
T＝1时， 翻转。
Q n1 Q n
如果将T恒接高电平，就构成了一种特殊的触发器T’，它 Q n1 Q n 只是脉冲翻转电路 。
4-2-4. 边沿触发器
为了提高触发器的抗干扰能力，希望触发器的次态仅仅 取决于 CP 作用沿到达时刻输入信号的状态。这样的触发器 称为边沿触发器。 这里，重点介绍利用 CMOS 传输门构成的 边沿 D 触发器
CP=1 时 打 开 CP=0 时 封 锁
Q = Q’
注意：在CP的一个变化周期中，触发器输出状态只改变一次。
3. 特性表 4. 几点说明 1)图示主从RS 触发器 1 触发有效； 2)表中*表示：若 R、S 端同时触发， 则在CP回到0后,输出状态不定； 3)输入端的约束条件为 RS = 0。 CP 0 R X 0 0 1 S X 0 1 0 Qn+1 Qn Qn 1 0
4-2-2. 同步 RS触发器
在数字系统中，如果要求某些触发器在同一时刻动作，就 必须给这些触发器引入时间控制信号,使这些触发器只有在 同步信号到达时才按输入信号改变状态。 时间控制信号也称同步信号，或时钟信号， 或时钟脉冲，简称时钟，用 CP 表示 Q Q 受CP控制的触发器称为时钟触发器。
一、电路结构与工作原理
S CP R
Q
&
Q
触发器在CP控制下正常工作时应使 SD、RD 处于高电平。
&
G4
G2
注意：用SD、RD 将触发器置位或复位应当在CP=0的状态 下进行，否则在SD、RD 返回高电平以后，无法保存预置 的状态。
二. 动作特点
数字电子技术第四章 触发器
4.2.3．触发器功能的几种表示方法
触发器具有不同的功能，通常可以用特性方程、状态转换图、驱动表、波形图表示。
（1）特性方程
由功能表画出卡诺图得特性方程：
Q n +1
S
Q
n
00
01
11
10
R
00 1 1 1
1 0 0 ××
（2）状态转换图
反映逻辑电路状态转换规律
R=0
及相应输入、输出取值关系的图
┌┌ 1K C1 1J
CP
Q
Q
G1 & G3 &
Q' G5 &
G7 &
&
G2
&
G4
Q'
& G6 1
G9
&
G8
K
CP
J
(1）功能表：
2．逻辑功能
（2）特性方程：
Q n +1
KQ
n
00
01
11
10
J
00 1 0 0
11 1 0 1
（3）状态转换图
J=1 K=×
（4）驱动表
J= 0 K=×
0
1
J=× K= 0
S= 1
形称为状态图
R=× S= 0
0
1
R=0 S=×
R=1 S= 0
（3）驱动表 驱动表是用表格的方式表
示触发器从一个状态变化 到另一个状态或保持原状 态不变时，对输入信号的 要求。
（4）波形图
触发器的功能也可以用
输入输出波形图直观
CP
地表示出来。
S
R
Q Q
4.2.4．同步触发器的空翻现象
数字电子技术基础简明教程课件第4章_触发器
数字电子技术基础简明教程课件第4章_触发器第4章触发器概述4.1基本触发器4.1.1用与非门组成的基本触发器4.1.2用或非门组成的基本触发器4.1.3集成基本触发器4.2同步触发器1、时钟电平控制，无约束问题在CP=1期间，若D=1，则Qn+1=1；若D=0，则Qn+1=0，即根据输入信号D取值不同，触发器既可以置1，也可以置0。
由于电路是在同步RS触发器基础上经过改进得到的，所以约束问题不存在。
2、CP=1时跟随，下降沿到来时才锁存 CP=1期间，输出端随输入端的变化而变化；只有当CP脉冲下降沿到来时才锁存，锁存的内容是CP下降沿瞬间D的值。
集成同步D 触发器引脚图4.3.1边沿D触发器一、电路组成及工作原理二、集成边沿D触发器1、D的逻辑表达式二、集成边沿JK触发器三、边沿JK 触发器的主要特点1、CP边沿（上升沿或下降沿）触发在CP脉冲上升沿（或下降沿）时刻，触发器按照特性方程的规定转换状态，其他时间里，J、K不起作用。
2、抗干扰能力强因为只在触发沿甚短的时间内触发，其他时间输入信号对触发器不起作用，保证信号的可靠接收。
3、功能齐全，使用灵活方便具有置1、置0、保持、翻转四种功能。
二、主要特点三、集成同步D触发器 1.TTL：74LS375CPDQG1QG3R&&SG2G41>1>1G5RS+VCC74LS3751D0 1LE1D12D02LE2D11Q01Q01Q11Q12Q02Q02Q12Q1147912152 36510111413Q1Q1Q2Q2Q3Q3Q4Q4––––D1CP1、2D2D3CP3、4D48162.CMOS：CC4042CDG1QG3G2G41TGQTG111CG5G6CP11=1POL0CPCPCP CP1CPCPCP=1?保持CP=0?DCP=1?DCP=0?保持POL＝1时，CP＝1有效，锁存的内容是CP下降沿时刻D的值；POL＝0时，CP＝0有效，锁存的内容是CP上升沿时刻D的值。
数字电子技术基础简明教程第4章触发器PPT课件
R S Qn 000 001 010 011 100 101 110 111
Qn＋1 × × 0 0 1 1 0 1
说明 触发器状态不定
触发器置0 触发器置1 触发器保持原状态不变
(4-12)
基本RS触发器的特性表
R S Qn
000 001 010 011 100 101 110 111
Qn+1
0 1 1 1 0 0 不用 不用
第4章 触发器
(4-1)
第一部分
整体概述
THE FIRST PART OF THE OVERALL OVERVIEW, PLEASE SUMMARIZE THE CONTENT
第4章 触发器
概述 4.1 基本触发器 4.2 同步触发器 4.3 边沿触发器 4.4 触发器的电气特性
(4-3)
概述
&
01
1
11
不变
S1
1R
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
(4-9)
？ Q 1
1Q
&
&
S0
0R
SR 10 01 11 00
Q 0 1 不变 不定
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况，这就是基本RS触发器的约束条件。
Q RQ
逻辑 符号 有两个输 出端，一 个无小圆 圈，为Q 端，一个 有小圆圈， 为Q端。
(4-6)
二、工作原理
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
数字电子技术基础PPT第四章 触发器
2020/6/22
分析结果：
(1)若J=1,K=0，则CP=1时主触发器置“1” (无论Q是0还是1)，待CP=0后，从触发器也置 “1”(2)。若J=0,K=1，则CP=1时主触发器置“0” (无论Q是0还是1)，待CP=0后，从触发器也置 “0(”3)若。J=0,K=0，则主、从触发器都保持原
在整个CP=1期 间，输出随输入 变化而变化。是 电平触发而不是 边沿触发。
2020/6/22
若CP在=1电时路段中：增假加如
①上②升两沿根到连来线时，，则S=G03,、
GR5=是1而一使个Q基=1本，R若S触此发后
器的，CPG=41、期G间6是出一现个R=基0,
③
本S=R1S，触即发R器欲。使输出置
本节是站在逻辑功能的角度对触发器进行 了分类：有RS触发器、JK触发器、D触发器和 T触发器。
值得注意的是：电路结构和逻辑功能不具 有一一对应关系。
2020/6/22
值得注意的是：电路结构和逻辑功能不具 有一一对应关系。
以D触发器为例：
(1)P222图5.3.4,由电平触发的触发器构 成，且为电平触发；
状态。
(4)若J=1,K=1，若Qn =0，则Qn+1=1；若Qn =1，则Qn+1=0。即Qn+1 = Qn 。换句话说， J=K=1时，每遇到一个CP的下降沿，则Q翻转 一次。
2020/6/22
2.动作特点： （1）分两拍； （2）输出Q是由下降沿来临之前的Q’决定
的； （3）J=K=1时，触发器遇一个CP下降沿就
也因称此维称持③线④。为阻塞线。 2020/6/22
3.利用传输延迟时间的边沿触发器(下降沿触 发器)
数字电子技术课件 触发器
被封锁
S
R
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当 CP= 1 时
Q
Q
.
触发器的翻转 时刻受CP 控 制（CP高电 平时翻转）， 而触发器的状 态由R，S的状 态决定。
& G1 1 SD
打开
.
& G2
RD 1
& G3 1 CP & G4
打开
S
R
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当 CP = 1 时
总目录 章目录 返回
2) 工作原理
1
Q
Q
CP 0 F从封锁 F从状态保持不变。 F主打开 F主状态由S'、R' 决定，接收信号 并暂存。
Q
F从 S CI R
Q
Q
S JQ R KQ
F主 S CI R 1
J CP 1 K
0
Q
01总ຫໍສະໝຸດ 录 章目录 返回上一页 下一页
1
CP 0
0
不定 不定
Q Q
总目录 章目录 返回
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4.2.2. 同步 RS 触发器的电路结构与动作特点 一、电路结构与工作原理
（a） 逻辑电路
（b）逻辑符号
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一、电路结构与工作原理
Q 基本R-S触发器 SD，RD 用于预置触 发器的初始状态， 工作过程中应处于 高电平，对电路工作 状态无影响。 导引电路 S
触发器保持 “0”态不 变
Q1
.1
& G2 0 RD 复位端
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& G1 1 SD 1
0
4.4.1 主从触发器_数字电子技术及应用教程_[共2页]
![4.4.1 主从触发器_数字电子技术及应用教程_[共2页]](https://img.taocdn.com/s3/m/dc2669a2f46527d3250ce0a7.png)
第4章触发器121从图4.3.9（a）所示的电路可以看出，两个或非门交叉连接构成了基本RS触发器，两个与门是R、S的传输通道，受CP脉冲的控制，S=D，R=S=D。
当CP=0时，与门G3、G4被封锁，基本RS触发器保持原来的状态不变；当CP=1时，与门G3、G4打开，输入信号可以进入触发器中。
4.3.4 同步触发器存在的问题上述介绍的几种触发器，能够实现记忆功能，满足时序系统的需要，在CP=1期间，输入信号都能影响触发器的输出状态，这种触发方式称为电平触发方式。
这样就有可能使触发器在一个CP脉冲期间发生多次翻转，这种两次或两次以上翻转的现象称为“空翻”，使触发器的功能遭到破坏，下面例题是说明“空翻”现象的。
【例4.3.1】已知同步JK触发器中CP、J、K的波形如图4.3.10所示，试画出与之对应的输出端Q的波形（设触发器的初始状态为0）。
解：当CP=0时，触发器保持原状态，即Q=0；当CP=1时，输出端Q的状态随输入端J、K发生变化，其波形变化如图4.3.10所示。
从波形图可以看出，在一个CP脉冲期间，触发器发生了三次翻转，即发生了“空翻”现象。
图4.3.10 例4.3.1的波形图为了避免空翻现象的发生，在实际应用中一般采用边沿触发器。
如果使用时钟控制的触发器，则必须对CP的持续时间有严格规定或对电路结构进行改进。
4.4 无空翻触发器4.4.1 主从触发器主从触发器具有主从结构，能够克服空翻现象的触发器。
实际使用的主从触发器主要是主从JK触发器，下面以主从JK触发器为例介绍这类触发器的工作原理。
主从JK触发器的逻辑图和逻辑符号如图4.4.1所示，由主触发器、从触发器和非门组成，时钟信号先使主触发器翻转，然后使从触发器翻转。
当CP=1时，主触发器工作，即主触发器的Q端的状态取决于输入信号J、K以及从触Q的状态，而从触发器被封锁，即保持原来状态。
发器现态Q n、n。
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4．波形图
数字电子技术基础第四章触发器
同步触发器存在的问题——空翻
由于在CP=1期间，G3、G4门都是开着的，都能接收R、S信号，所以，如果 在CP=1期间R、S发生多次变化，则锁存器的状态也可能发生多次翻转。
在一个时钟脉冲周期中，锁存器发生多次翻转的现象叫做空翻。
数字电子技术基础第四章触发器
三、主从触发器
锁存器有两个互补 的输出端，通常把Q端的 状态作为锁存器的状态
Q=1、 =0 1状态 Q=0、 =1 0状态
输入端低电平有效
数字电子技术基础第四章触发器
(二)逻辑功能分析
数字电子技术基础第四章触发器
不稳定状态的约束
l R=S=0同时撤消时电路的状态可能有三种 情况
数字电子技术基础第四章触发器
组合电路与时序术基础第四章触发器
(1）功能表：
（2）特性方程：
数字电子技术基础第四章触发器
（3）状态转换图
（4）驱动表
数字电子技术基础第四章触发器
已知主从JK触发器J、K的波形如图所示，画出输出Q的波 形图（设初始状态为0）。
在画主从触发器的波形图时， 应注意以下两点：
数字电子技术基础第四章触发器
主从JK触发器的一次变化现象
主从JK触发器在CP=1期间，主触发器在输 入发生多次变化的情况下，而其状态只能 变化（翻转）一次，这种现象称为一次变 化现象。Q=0时J不能发生从0—1—0的变 化，Q=1时K不能发生从0—1—0的变化，
数字电子技术基础第四章触发器
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象。 （3）输入端直接控制的问题已经解决
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主从RS触发器的缺点 l R、S不能同时为1，即有效的输入电平 l 主从JK触发器可解决此问题
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（二）主从JK触发器
主从RS触发器的缺点： 使用时有约束条件 RS=0。
为此，将触发器的 两个互补的输出端 信号通过两根反馈 线分别引到输入端 的G7、G8门，这样， 就构成了JK触发器。
数字电子技术基础-第四 章--触发器
2020/11/21
数字电子技术基础第四章触发器
l 4-2 l 4-3 l 4-11
作业
数字电子技术基础第四章触发器
第一节 触发器的电路结构及工作特点
l 一、基本RS锁存器
u 1．用与非门组成的基本RS锁存器
Ø（一）电路结构和逻辑符号
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l （三）利用传输延迟的边沿触发器
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D触发器的状态转换图：
D触发器的驱动表：
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2．维持—阻塞边沿D触发器的结构及工作原理
（1）同步D触发器： 该电路满足D触发器 的逻辑功能，但有 同步触发器的空翻现象。
（1）触发器的触发翻转发生 在时钟脉冲的触发沿（这里 是下降沿）。
（2）CP=1期间主触发器接收， 在 CP 下 降 沿 的 瞬 间 从 触 发 器翻转。
（3）一次变化问题。
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已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初 始状态为0）。
解：画出输出波形如图示。
l 组合电路在某时刻的输出只决定于这 时刻的输入
l 时序电路在某时刻的输出决定于两个 因素：①这时刻的输入；②这时刻以 前的输入。或者这样说： ②这时刻电 路的状态
l 这时刻电路的状态反映的是这时刻以 前的电路的输入的历史
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几个概念
l 1状态 l 0状态 l 现态：Q n 正在考察的瞬间电路所处的状态 l 次态：Q n+1 以正在考察的瞬间为基准，下
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(三) 锁存器功能的几种描述方法
l 1．特性方程 l 2．状态转换图 l 3．驱动表 l 4．波形图
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1．特性方程
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2．状态转换图
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3．驱动表
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l （一）主从RS触发器
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主从触发器的触发翻转分为两个节拍： （1）当CP＝1时，CP’＝0，从触发器被封锁，保持原状态不变：主触发器工作，接收
R和S端的输入信号。 （2）当CP由1跃变到0时，即CP=0、CP’＝1。主触发器被封锁，输入信号R、S不再影
响主触发器的状态；从触发器工作，接收主触发器输出端的状态。 特点：（1）主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的。 （2）CP一旦变为0后，主触发器被封锁，其状态不再受R、S影响，因此不会有空翻现
解：由知，当R、S都为高电平时，锁存器保持原状态不变；当S 变低电平时，触 发器翻转为1状态；当R 变低电平时，锁存器翻转为0状态；不允许R、S同时 为低电平。
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二、逻辑门控RS锁存器
l （一）电路结构和逻辑符号
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l （二）逻辑功能分析
u 当CP=0时，G3和G4门被封锁，输入信号R、S
不起作用，输出全为1，基本RS锁存器状态不 变。
u 当CP=1时， G3 和G4 门打开，输入信号R、S
经G3、G4门作用于基本RS锁存器，使Q的状态 跟随输入状态的变化而改变，其特性表如表4-3 所示。
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l 当R=S=1时当CP由1变0时锁存器的状态 不定。
l 或者当CP=1时，R、S同时由1变0时锁 存器的状态不定。
一个考察瞬间触发器将要进入的状态 l 状态：时序电路的最重要的概念
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（三）或非门构成的基本RS锁存器
输入端高电平有效
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例 在用与非门组成的基本RS锁存器中，设初始状态为0，已
知输入R、S的波形图，画出两输出端的波形图。
主从T触发器和T’触发器 如果将JK触发器的J和K相连作为T输入端就构成了T触发器。 T触发器特性方程：
当T触发器的输入控制端为 T=1时，称为T’触发器。 T’触发器的特性方程为：
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四、边沿触发器
l （一）CMOS主从结构的边沿触发器 l （二）维持阻塞触发器
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