第7章流水线结构RISC CPU设计
指令流水线
第七章指令流水线2. 简单回答下列问题。
（参考答案略）（1）流水线方式下，一条指令的执行时间缩短了还是加长了？程序的执行时间缩短了还是加长了？为什么？（2）具有什么特征的指令集易于实现指令流水线？（3）流水线处理器中时钟周期如何确定？单条流水线处理器的CPI为多少？每个时钟周期一定有一条指令完成吗？为什么？（4）流水线处理器的控制器实现方式更类似于单周期控制器还是多周期控制器？（5）为什么要在各流水段之间加寄存器？各流水段寄存器的宽度是否都一样？为什么？（6）你能列出哪几种流水线被阻塞的情况？你知道硬件和软件是如何处理它们的吗？（7）超流水线和多发射流水线的主要区别是什么？（8）静态多发射流水线和动态多发射流水线的主要区别是什么？（9）为什么说Pentium 4是“CISC壳、RISC核”的体系结构？3. 假定在一个五级流水线（如P.205图7.1所示）处理器中，各主要功能单元的操作时间为：存储单元：200ps；ALU和加法器：150ps；寄存器堆读口或写口：50ps。
若执行阶段EX 所用的ALU操作时间缩短20%，则能否加快流水线执行速度？如果能的话，能加快多少？如果不能的话，为什么？若ALU操作时间增加20%，对流水线的性能有何影响？若ALU 操作时间增加40%，对流水线的性能有何影响？参考答案：a. ALU操作时间缩短20%不能加快流水线指令速度。
因为存储单元的时间为200ps，所以流水线的时钟周期不会因为ALU操作时间的缩短而变短。
b. ALU操作时间延长20%时，变为180ps，比200ps小，对流水线性能没有影响；c. ALU操作时间延长40%时，变为210ps，比200ps大，所以，流水线的时钟周期将变为210，其效率降低了（210-200)/200=5%。
4. 假定某计算机工程师想设计一个新CPU，一个典型程序的核心模块有一百万条指令，每条指令执行时间为100ps。
（1）在非流水线处理器上执行该程序需要花多长时间？（2）若新CPU是一个20级流水线处理器，执行上述同样的程序，理想情况下，它比非流水线处理器快多少？（3）实际流水线并不是理想的，流水段间数据传送会有额外开销。
阿里巴巴平头哥 RISC-V 处理器架构和玄铁 CPU IP 介绍说明书
扫码注册平头哥OCC 官网观看各类视频及课程阿里云开发者“藏经阁”海量电子手册免费下载平头哥芯片开放社区交流群扫码关注获取更多信息平头哥RISC-V 系列课程培训扫码登录在线学习目录RISC-V处理器架构 (5)1.RISC-V架构起源 (5)2.RISC-V架构发展 (5)3.RISC-V架构与X86、ARM在商业模式上的区别 (6)4.RISC-V架构现状和未来 (7)5.RISC-V处理器课程学习 (9)平头哥玄铁CPU IP (10)1.概述 (10)2.面向低功耗领域CPU (10)3.面向中高端服务器CPU (16)4.面向高性能领域CPU (23)5.玄铁CPU课程学习 (26)无剑平台 (27)1.无剑100开源SoC平台 (27)2.无剑600SoC平台 (28)平头哥RISC-V工具链 (34)1.RISC-V工具链简介 (34)2.剑池CDK开发工具 (37)3.玄铁CPU调试系统 (44)4.HHB (51)5.剑池CDK开发工具课程学习 (54)平头哥玄铁CPU系统 (55)1.YoC (55)2.Linux (56)3.Android (62)RISC-V玄铁系列开发板实践 (67)1.基于玄铁C906处理器的D1Dock Pro开发实践 (67)2.基于玄铁E906处理器的RVB2601开发实践 (82)RISC-V应用领域开发示例 (100)1.基于D1Dock Pro应用开发示例 (100)2.基于RVB2601应用开发示例 (106)RISC-V未来探索 (116)1.平头哥开源RISC-V系统处理器 (116)2.平头哥对RISC-V基金会贡献 (117)3.高校合作 (117)RISC-V处理器架构1.RISC-V架构起源RISC-V架构是一种开源的指令集架构。
最早是由美国伯克利大学的Krest教授及其研究团队提出的，当时提出的初衷是为了计算机/电子类方向的学生做课程实践服务的。
精品文档-计算机组成与系统结构(裘雪红)-第7章
第7章 流水线技术与指令级并行
41
从时-空图中可以看到，当流水线被启动后，需要经过一个 启动阶段流水管道才能被充满，这个启动阶段所用时间称为通
过时间(或填充时间)。在理想的情况下， 通过时间= (流水线级数－1)×时钟周期 (7-2)
在通过时间之后，流水线达到稳定而被充分利用，并且每个时 钟周期输出一个新的结果。
第7章 流水线技术与指令级并行
35
2. 增加指令流水线条数 以Intel微处理器为例，80486及之前的x86微处理器中只有
一条指令流水线，程序中的所有指令都是通过这唯一的指令流 水线来执行的。而在Pentium处理器中设置了两条指令 流水线，分别叫U指令流水线(主流水线)和V指令流水线(副流水
线)。每个流水线都拥有自己的算术逻辑运算部件ALU、地址生 成逻辑以及与数据Cache的接口。U指令流水线可以执行所有的 指令，而V指令流水线只能执行简单的指令。
当选择截断法时，舍弃部分自然丢弃，所以不需要任何舍入处 理操作或电路。
第7章 流水线技术与指令级并行
15
图 7.6 IBM System 360/91的浮点加/减法单元
第7章 流水线技术与指令级并行
16
图 7.7 浮点加/减法单元的流水线结构
第7章 流水线技术与指令级并行
17
7.2.2 浮点乘除运算流水线
所以
(7-11)
第7章 流水线技术与指令级并行
54
对于指令流水线而言，当加速比S作为指令数n的函数时， 则理论上有
(7-12) 当加速比S作为指令流水线级数m的函数时，则理论上有
(7-13)
第7章 流水线技术与指令级并行
55
RISC原理介绍 说明
主要特点
RISC微处理器不仅精简了指令系统，采用超标量和超流水线结构；它们的指令数目只有几十条，却大大增强了并 行处理能力。如：1987年Sun Microsystem公司推出的SPARC芯片就是一种超标量结构的RISC处理器。而SGI公 司推出的MIPS处理器则采用超流水线结构，这些RISC处理器在构建并行精简指令系统多处理机中起着核心的作 用。 RISC处理器是当今UNIX领域64位多处理机的主流芯片
运行特点
RISC芯片的工作频率一般在400MHZ数量级。时钟频率低，功率消耗少，温升也少，机器不易发生故障和老化， 提高了系统的可靠性。单一指令周期容纳多部并行操作。在RISC微处理器发展过程中。曾产生了超长指令字（VL IW）微处理器，它使用非常长的指令组合，把许多条指令连在一起，以能并行执行。VLIW处理器的基本模型是 标量代码的执行模型，使每个机器周期内有多个操作。有些RISC处理器中也采用少数VLIW指令来提高处理速度 。Pentium 4微处理器体系结构完全采用RISC体系结构。
种类
[编辑本段]
目前常见使用RISC的处理器包括DEC Alpha、ARC、ARM、MIPS、PowerPC、SPARC和SuperH等。
性能特点
性能特点一：由于指令集简化后，流水线以及常用指令均可用硬件执行； 性能特点二：采用大量的寄存器，使大部分指令操作都在寄存器之间进行，提高了处理速度；
性能特点三：采用缓存—主机—外存三级存储结构，使取数与存数指令分开执行，使处理器可以完成尽可能多的 工作，且不因从存储器存取信息而放慢处理速度。 应用特点；由于RISC处理器指令简单、采用硬布线控制逻辑、处理能力强、速度快，世界上绝大部分UNIX工作 站和服务器厂商均采用RISC芯片作CPU用。如原DEC的Alpha21364、IBM的Power PC G4、HP的PA—8900、 SGI的R12000A和SUN Microsystem公司的Ultra SPARC ║。
CPU：RISC与CISC
CPU : RISC与CISCRISC(精简指令集计算机)和CISC(复杂指令集计算机)是当前CPU的两种架构。
它们的区别在于不同的CPU设计理念和方法。
早期的CPU全部是CISC架构，它的设计目的是要用最少的机器语言指令来完成所需的计算任务。
比如对于乘法运算，在CISC架构的CPU上，您可能需要这样一条指令：MUL ADDRA, ADDRB就可以将ADDRA和ADDRB中的数相乘并将结果储存在ADDRA中。
将ADDRA, ADDRB中的数据读入寄存器，相乘和将结果写回内存的操作全部依赖于CPU中设计的逻辑来实现。
这种架构会增加CPU结构的复杂性和对CPU工艺的要求，但对于编译器的开发十分有利。
比如上面的例子，C程序中的a*=b就可以直接编译为一条乘法指令。
今天只有Intel及其兼容CPU还在使用CISC架构。
RISC架构要求软件来指定各个操作步骤。
上面的例子如果要在RISC架构上实现，将ADDRA, ADDRB中的数据读入寄存器，相乘和将结果写回内存的操作都必须由软件来实现，比如：MOV A, ADDRA; MOV B, ADDRB; MUL A, B; STR ADDRA, A。
这种架构可以降低CPU的复杂性以及允许在同样的工艺水平下生产出功能更强大的CPU，但对于编译器的设计有更高的要求。
和CPU指令架构有关系, 主要架构有X86, ARM, MIPS, DSPARM DSP X86 POWERPC MIPS FPGA简介ARM：RISC(哈系),基于Load/Store的内存访问方式，长度固定的指令，流水线结构（RISC指令都是固定长度的，这也导致指令编码中会有较多的浪费，使得程序空间变大）。
基于ARM 技术的微处理器应用约占据了32 位RISC 微处理器75 ％以上的市场份额，具有比较强的事务管理功能，可以用来跑界面以及应用程序等，其优势主要体现在控制方面。
其可以做的功耗很低，很精简，因此适合没有固定电源，使用电池供电的移动设备。
23第七章 中央处理器3
2005年下半年软件设计师上午试题
• 若每一条指令都可以分解为取指、分析和执行三步。已知取指时间 t 取指=5△t,
分析时间t分析=2△t，执行时间t执行=5△t。如果按顺序方式从头到尾执行完500 条指令需___(4)___ △t。如果按照[执行]k、[分析]k+1、[取指]k+2重叠的流水线 方式执行指令，从头到尾执行完500条指令需___(5)___△t。 • • • • • 供选择的答案： (4)A.5590 (5)A.2492 B.5595 B.2500 C.6000 C.2510 D.6007 D.2515
7.7 CPU的发展
• 一、X86时代的CPU CPU的溯源可以一直去到1971年。在那一年，当时
还处在发展阶段的INTEL公司推出了世界上第一台微处理器4004。这不 但是第一个用于计算器的4位微处理器，也是第一款个人有能力买得起的
电脑处理器！4004含有2300个晶体管，功能相当有限，而且速度还很慢，
AMD与Cyrix生产的处理器也以这些数字命 名，INTEL虽大为不满却又 无可奈何，因为按照法律，数字是不能用作商标名称，无法注册。"偏执 狂"葛洛夫在一次记者招待会上说："如果要命名586， 就请从我身上跨 过去"--充分显示了Intel管理层重新制定品牌战略的决心。
1
教学目的
了解CPU的发展
了解RISC的特点
教学重点
1 2
RISC处理器
CPU的发展
• CISC: Complex Instruction Set Computer
• RISC: Reduced Instruction Set Computer
7.6 RISC CPU
risc-v cpu设计总结报告
risc-vcpu设计总结报告随着计算机科学领域的发展，RISC-V（Reduced Instruction Set Computer - V）架构在近年来逐渐受到广泛认可和关注。
在本报告中，我们将总结RISC-V CPU设计的关键要点，针对该架构的特点和设计原则进行深入探讨。
RISC-V是一种开放、可扩展的指令集架构，其设计追求简化指令集、模块化、可扩展性和定制化能力。
在设计RISC-V CPU时，以下几个关键要点需要考虑和重视。
1. 指令集架构设计：RISC-V架构采用精简指令集的设计理念，将常用指令和操作需要保留，而将复杂指令或较少使用的指令去除。
设计者需要仔细考虑指令集的功能和性能需求，确保在去除复杂性的同时仍能提供足够的功能。
2. 流水线设计：流水线技术在RISC-V CPU设计中是至关重要的，可以提高指令的执行效率。
设计者需要合理划分流水线的各个阶段，并考虑流水线冒险和数据相关性等问题，以实现高性能的指令处理能力。
3. 性能优化技术：为提高RISC-V CPU的性能，设计者可以采用多种优化技术，如分支预测、指令缓存、数据缓存等。
合理选择和配置这些技术可以显著提高CPU的运行效率和响应速度。
4. 外设接口设计：RISC-V CPU通常需要与外部设备进行通信，设计者需要考虑和实现适当的外设接口，以便与其他硬件模块或软件进行数据交互和通信。
总结一下，设计RISC-V CPU需要考虑指令集架构、流水线设计、性能优化以及外设接口设计等关键要点。
合理的设计理念和技术选择可以帮助实现高性能、可扩展的RISC-V CPU架构。
本报告的目的是总结RISC-V CPU设计的关键要点和设计原则，帮助读者了解该架构的基本思想和开发工作。
通过深入研究和探讨RISC-V CPU设计，我们可以更好地应用这种新兴的指令集架构，推动计算机科学的发展和创新。
risc-v cpu设计总结报告
risc-v cpu设计总结报告RISC-V（Reduced Instruction Set Computer V）是一种开源指令集架构，其目标是通过简化指令集提高处理器性能和能效。
本文将总结RISC-V CPU设计的相关内容，包括设计原则、架构特点、实现方法以及优势。
首先，RISC-V的设计原则主要有以下几点：1. 简洁性：采用精简的指令集，并提供可选的扩展指令集，以满足不同应用的需求。
2. 可扩展性：通过定义多个标准扩展指令集，支持在基础指令集上进行功能扩展，以满足不同领域和应用的需求。
3. 易于实现：提供清晰明确的指令格式和编码规范，使得RISC-V CPU的设计和实现变得简单且高效。
4. 易于编译：提供标准的编译器前端，方便应用程序的开发和移植。
其次，RISC-V的架构特点主要体现在以下几个方面：1. 开放性：RISC-V是一种开放的指令集架构，任何人都可以访问和使用其指令集，从而促进了创新和合作。
2. 模块化：RISC-V指令集被分为基础指令集和可选扩展指令集，使其具备了较强的扩展性和灵活性。
3. 支持多核：RISC-V可以支持多核CPU的设计，通过标准的内存一致性模型来保证多核处理器的正确性和性能。
4. 虚拟化支持：RISC-V提供了对虚拟化的良好支持，使得可以在RISC-V CPU上运行虚拟化软件，提高系统资源利用率。
然后，RISC-V CPU的实现方法包括以下几个方面：1. 指令解码：根据RISC-V指令编码规范进行指令解码，将指令转换成处理器内部的控制信号。
2. 寄存器文件：RISC-V使用一组通用寄存器来存储和操作数据，因此需要设计寄存器文件用于寄存器的读写操作。
3. 流水线：RISC-V CPU通常采用流水线架构，将指令执行过程划分成多个阶段，以提高指令的吞吐量和并行性。
4. 内存访问：RISC-V支持多种内存访问方式，包括字节、半字、字等不同粒度的内存访问操作。
5. 异常处理：RISC-V提供了一套异常处理机制，用于处理指令执行过程中的异常情况，如除零错误、内存访问错误等。
MIPS全64位超级流水线RISC R400处理器
MIPS全64位超级流水线RISC R400处理器
赵信
【期刊名称】《微计算机信息》
【年(卷),期】1991(000)003
【摘要】七十年代兴起的RISC设计思想引起了计算机体系结构的一场革命,从微、小型机到超级计算机,从个人工作站到超级工作站,无不渗透着RISC技术。
目
前,RISC技术朝两个方向发展,其一是寻找新的芯片制造技术。
简单的单CPU RISC 结构几乎已经挖尽了当代CMOS速度的潜力。
【总页数】3页(P5-7)
【作者】赵信
【作者单位】无
【正文语种】中文
【中图分类】TP332.05
【相关文献】
1.64位MIPS指令处理器的流水线设计 [J], 李明刚
2.基于MIPS架构的RISC微处理器RM7000A [J], 李杰;贺占庄
3.超级流水线处理器MIPS R4000的结构设计及其特征 [J], 郑飞
4.基于MIPS IV指令集的RISC微处理器-RM7000A及其应用的实现 [J], 李杰;贺占庄;白军元
5.PMC—Sierra新推1．8GHz主频双CPU核64位MIPS—Powered多处理器——第三代多处理器RM11200增加了新CPU核心、PCI Express和DDR2 [J],
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CPU系统的设计与实现
CPU系统的设计与实现随着计算机技术的发展，中央处理器（CPU）作为计算机的核心部件，其设计与实现愈发重要。
一个优秀的CPU系统可以高效地执行计算任务，提供良好的计算性能和用户体验。
本文将探讨CPU系统的设计与实现，包括架构、指令集、流水线、缓存等方面。
首先，CPU系统的设计从架构开始。
常见的CPU架构有CISC（复杂指令集计算机）和RISC（精简指令集计算机）。
CISC架构包含更多的指令，每个指令执行的操作更复杂，能够完成更复杂的任务。
而RISC架构则更注重指令的精简和执行的效率。
在实际应用中，根据具体需求选择合适的架构。
接下来是指令集的设计与实现。
指令集是CPU系统与软件交互的接口，决定了CPU可执行的操作。
指令集可以分为固定长度指令集（如x86）和变长指令集（如ARM）。
设计一个合理的指令集需要考虑运算的广泛性、指令的数量和复杂度等因素。
流水线也是CPU系统中重要的设计要素。
流水线是一种将CPU的指令解码、执行和写回等操作分成多个阶段，在一个时钟周期内同时执行多条指令，提高指令的并行度和执行效率。
流水线设计要考虑流水线的阶段数、各个阶段的指令处理过程以及可能出现的数据冲突和控制冲突等问题。
除了流水线，缓存也是提高CPU性能的重要手段。
缓存是CPU与主存之间的高速存储器，用于暂时存储频繁访问的数据和指令，以便快速访问。
缓存的设计要考虑缓存容量、替换策略、写回策略以及与主存之间的一致性等问题。
此外，还有中断和异常处理、多核处理器设计等方面需要考虑。
中断和异常处理是CPU系统能够处理外部事件和内部错误的关键机制。
多核处理器设计则是利用多个核心并行处理任务，提高系统的处理能力。
在CPU系统的实现方面，需要选择合适的设计方法和工具。
常见的设计方法包括硬件描述语言（如Verilog和VHDL）和硬件描述工具（如Xilinx和Altera）。
通过这些工具，可以进行逻辑设计、电路仿真、布局与布线等工作。
总结起来，CPU系统的设计与实现是一个复杂而综合的过程，需要考虑多个方面的因素。
大气奢华2020RISC处理器设计(收藏)
条件转移最多
偏移量至少要8位
转移条件简单：与0比较的最多
0.9 0.8
0.7
0.6
0.5
Int
0.4
FP
0.3
0.2
0.1 0 branch
call/ret
xcjp
27
指令编码
需要考虑的因素
操作码部分比较简单 操作数的个数、类型对指令长度影响很大 变长指令程序代码短、定长指令实现简单
Memory System, I/O System,
Multiprocessors
xcjp
5
影响指令系统设计的因素
工艺技术
早期的硬件昂贵，简化硬件是指令系统设计的 主要因素
如何发挥存储层次的效率，如何利用芯片面积
系统结构
增加指令功能还是提高主频？
并行性：SIMD、向量、多发射（兼容性好）、 PIM
ADD
ADD
ADD
格式 R1, R2 R1, #2 R1, 100(R2) R1, (R2) R1, (R2+R3) R1, (100) R1, @(R2)
R1, (R2)+
R1, -(R2)
R1, 100(R2)[R3]
含义
regs[R1]=reg[R1]+reg[R2] regs[R1]=reg[R1]+2 regs[R1]=reg[R1]+mem[100+reg[R2]]
19
指令系统的类型（3）
早期的计算机多用堆栈和累加器型指令
出于降低硬件复杂度的考虑 现在已经不用（Intel有点例外）
80年代后的机器主要是寄存器型
访问寄存器比访问存储器快 便于编译器使用和优化 寄存器可以用来存放变量，减少访存次数
计算机组织与系统结构第七章习题答案
习题1．给出以下概念的解释说明。
指令流水线（Instruction pipelining）流水线深度（Pipeline Depth）指令吞吐量（Instruction throughput）流水线冒险（Hazard）结构冒险（Structural hazard）控制冒险（Control hazard）数据冒险（Data hazard）流水线阻塞（Pipeline stall）气泡（Bubble）空操作（nop）分支条件满足（Branch taken）分支预测（Branch predict）静态分支预测（Static predict）动态分支预测（Dynamic predict）延迟分支（Delayed branch）分支延迟槽（Delayed branch slot）转发（Forwarding）旁路（Bypassing）流水段寄存器（Pipeline register）IPC（Instructions Per Cycle）静态多发射（Static multiple issue）动态多发射（Dynamic multiple issue）超流水线（Superpipelining）超长指令字VLIW超标量流水线（Superscalar）动态流水线（Dynamic pipelining）指令预取（Instruction prefetch）指令分发（Instruction dispatch）按序发射（in-order issue）无序发射（out-of-order issue）存储站（Reservation station）重排序缓冲（Reorder buffer）指令提交单元（Instruction commit unit）乱序执行（out-of-order execution）按序完成（in-order completion）无序完成（out-of-order completion）2. 简单回答下列问题。
第6章 中央处理器(终)
程序计数器PC
+1 送MAR 或ALU
…
地址形成部件 地址码
…
译码器 操作码
中断控制逻辑 指令 结束 中断 请求
指令寄存器IR
图6-3 控制器的基本组成
第6章 中央处理器
26
6.2.1 控制器的基本组成
1.指令部件 指令部件的主要任务是完成取指令并分析 指令。指令部件包括： ⑴程序计数器 ⑵指令寄存器 ⑶指令译码器 暂存在指令寄存器中的指令只有在其操作 码部分经过译码之后才能识别出这是一条什么 样的指令，并产生相应的控制信号提供给微操 作信号发生器。 ⑷地址形成部件 根据指令的不同寻址方式，形成操作数的 有效地址。
第6章 中央处理器
24
6.2 控制器的组成和实现方法
控制器是计算机系统的指挥中心， 它把运算器、存储器、输入输出设备等 部件组成一个有机的整体，然后根据指 令的要求指挥全机的工作。
第6章 中央处理器
25
控制器的基本组成
微操作命令序列
…
I/O状态信息 控制台信息 运行状态 状态寄存器
微操作 信号发生器 节拍发生器 时钟 启停 逻辑 脉冲 源
6.1.1 CPU的功能（续）
CPU对整个计算机系统的运行是极其重要的，它具有如下四方面 的基本功能： ★ 指令控制：程序的顺序控制称为指令控制。由于程序是一个 指令序列，这些指令的相互顺序不能任意颠倒，必须严格按程序
★ 操作控制：一条指令的功能往往是由若干个操作信号的组合 来实现的，因此，CPU管理并产生由内存取出的每条指令的操作 信号，把各种操作信号送往相应的部件，从而控制这些部件按指 ★ 时间控制：对各种操作实施时间上的定时称为时间控制。在 计算机中，各种指令的操作信号以及一条指令的整个执行过程都 ★ 数据加工：对数据进行算术运算和逻辑运算处理。
N10-流水-RISC-多媒体CPU
【例5】（P.201）
【例5】超标度为2的超标量流水线结构模型如图5.42(a)所示。它分 为4个段，即取指(F)段、 译码(D)段、执行(E)段和写回(W)段。F，D， W 段只需1个时钟周期完成。E段有多个功能部件，其中LOAD/STORE部 件完成数据cache访问，只需一个时钟周期；加法器完成需2个时钟周 期，乘法器需3个时钟周期，它们都已流水化。F段和D段要求成对输 入。E段有内部数据定向传送，结果生成即可使用。 现有如下6条指令序列，其中I1，I2有RAW相关，I3，I4有WAR相关， I5，I6有WAW相关和RAW相关。
水CPU，但奔腾机是CISC机器。
MC 88110 CPU结构框图
MC 88110的指令流水线
由于MC 88110是超标量流水CPU，所以指令流水线在每个机器时 钟周期完成两条指令。流水线共分为三段：取指和译码(F＆D)段、执 行(EX)段、写回(WB)段。
指令动态调度策略
88110采用按序发射、按序完成的指令动态调度策略。 为了判定能否发射指令，88110使用了计分牌方法。 指令发射和定向传送是同时进行的。 88110通过历史缓冲器实现FIFO指令按序完成。 对于转移处理，88110使用了延迟转移法和目标指令 cache(TIC)法。延迟转移通过编译程序来调度。 TIC是一个32项的全相联cache，每项能保存转移目 标路径的前两条指令。
5.8.2 流水CPU的结构
CPU按流水线方式组 织，通常由指令部件、 指令队列、执行部件组 成了一个3级流水线。
① ② ③
执行段速度匹配问题的解决方法：
定点执行部件，浮点执行部件 浮点加法部件，浮点乘／除部件 浮点运算部件都以流水线方式工 作
RISC模型机的设计及实现
《计算机组成与系统结构》课程设计报告报告题目：RISC模型机的设计及实现作者所在系部：计算机科学与工程系作者所在专业：计算机科学与技术作者所在班级：0作者姓名：0指导教师姓名：0完成时间：0目录目录 (1)内容摘要 (2)关键词 (2)课程设计任务书 (3)第1章绪论 (4)1.1 设计地点 (4)1.2 设计目的 (4)1.3 设计内容 (4)1.4 实验的环境： (4)第2章基础知识 (5)2.1 概述 (5)2.2 主要技术要点 (6)2.2.1 ALU部件 (6)2.2.2. 存储体 (6)2.2.3 控制器 (6)第3章系统设计与实现 (7)3.1 模型机结构 (7)3.2 程序设计原理 (7)3.2.1 数据格式及指令格式 (7)3.2.2 指令系统 (8)3.3 机器指令设计 (9)3.4 联机实验 (10)3.4.1 实验连线 (10)3.4.2 实验步骤 (10)3.4.3 实验测试： (12)第4章实验总结 (13)参考资料 (13)内容摘要计算机系统是包括计算机硬件和软件的一个整体，两者不可分割，但处于不同的层次上。
计算机系统的层次结构模型中，第0层是硬件内核(逻辑线路)，第1、2层是指令系统和实现该指令系统所采用的技术（组合逻辑技术、微程序控制技术、PLA控制技术），第3、4层为系统软件，第5层为应用软件，第6层是系统分析。
计算机组成原理涉及到的是第0、1、2这3层。
本次计算机组成原理的课程设计主要是实现一个较完整的模型机，在实验中了解，熟悉完整的单台计算机基本组成原理，掌握计算机中数据表示方法、运算方法、运算器的组成、控制器的实现、存储器子系统的结构与功能、输入/输出系统的工作原理与功能。
以及增强自己的动手能力。
课设主要依托组成原理实验室设备EL-JY-II来完成的，在实验当中利用了实验设备厂商开发的工具以及部分源程序代码。
在此说明。
在实验中我要感谢杨老师的辛勤付出，每天来到实验室指导我们进行实验，在此特别提出感谢。
CPU的构架对性能的影响
CPU的构架对性能的影响CPU架构对性能有着重要的影响。
CPU架构是指CPU的设计和组织方式，包括指令集架构、流水线设计、缓存结构、多核设计等等。
不同的CPU架构在性能上有着明显的差异。
首先，指令集架构对性能有着直接的影响。
指令集架构决定了CPU能够执行的指令类型和指令的位宽。
精简指令集架构（RISC）和复杂指令集架构（CISC）是两种常见的指令集架构。
RISC架构通常采用固定长度的指令，指令集简单，执行效率高；而CISC架构的指令长度不固定，指令集丰富而复杂。
在相同频率下，RISC架构的CPU往往能够更快地执行指令，从而提升性能。
其次，流水线设计也对性能有重要的影响。
流水线是指把CPU的指令执行过程划分为若干个阶段，并同时执行多条指令。
流水线设计可以大大提高CPU的并行度，从而加快指令的执行速度。
然而，流水线也会带来一些问题，比如流水线中的指令依赖和分支预测等。
假如指令之间有依赖关系，流水线中的后续指令就不能开始执行，从而降低了性能。
而分支预测则是指CPU在遇到条件分支指令时，提前猜测分支的方向，从而避免流水线中的指令被浪费。
因此，流水线设计的质量对CPU的性能有很大的影响。
此外，缓存结构也对性能有着明显的影响。
缓存是位于CPU和内存之间的高速缓存，用于存储频繁访问的数据和指令。
缓存的设计与大小对CPU的性能有着重要的影响。
大容量的高速缓存能够提高指令和数据的访问速度，并减少内存访问的次数，从而提升性能。
另外，缓存的结构也会影响性能。
常见的缓存结构有直接映射、组相连和全相连三种方式。
不同的结构对访问速度、命中率和容量有着不同的影响。
合理的缓存设计能够有效地提高CPU的性能。
最后，多核设计也对性能有重要的影响。
多核设计是指在一个CPU中集成多个独立的处理核心。
多核设计可以提高CPU的并行处理能力，从而在多线程的情况下提升性能。
然而，多核设计也带来了一些问题，比如核间通信、负载均衡和线程同步等。
合理的多核设计需要解决这些问题，以充分利用多核的性能优势。
基于MIPS的流水线处理器设计
摘要CPU是计算机系统的核心部件，在各类信息终端中得到了广泛的应用。
处理器的设计及制造技术也是计算机技术的核心之一。
而MIPS 是世界上很流行的一种RISC处理器。
MIPS的意思是“无内部互锁流水级的微处理器”（Microprocessor without interlocked piped stages），其机制是尽量利用软件办法避免流水线中的数据相关问题。
本文围绕着指令执行过程中需经历的五个阶段，详细描述了处理器中各阶段的逻辑设计及其相关功能模块的设计。
这五个阶段包括：取指令阶段IF，指令译码阶段ID，指令执行阶段EXE，存储器读写阶段MEM，寄存器写回阶段WB。
相关模块包括：程序存储器imem，控制单元controller，寄存器堆regfile，算术逻辑单元alu，数据存储器dmem。
在完成了CPU的整体逻辑设计后，通过Modelsim仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。
关键词：MIPS；处理器；流水线AbstractThe Central Processing Unit (CPU) is the key part of a computer, which has been widely used in various information terminals.Also, the design and manufacturing technology of the processor is one of the cores of the computer technology. And, as a RISC processor, MIPS is very popular in the world. MIPS means “microprocessor without interlocked piped stages”, the mechanism of it is to avoid the data-related problems in the pipeline as much as possible by software.Around the five stages of the instruction execution, the article describes the logic designs of the processor and it’s related functional modules in detail.The five stages include: the instruction fetch stage IF, the instruction decode stage ID, the instruction execution stage EXE, the memory read/write stage MEM, and the register write back stage WB. The related modules include: the instruction memory imem, the control unit controller, the register file regfile, the arithmetic logic unit alu, and the data memory dmem.Upon the completion of the whole logic designs, running the test programs by the Modelsim, the correctness of the logic designs is proved by the output waveform.Keywords: MIPS, CPU, Pipeline目录摘要 (I)Abstract (II)目录.............................................................................................. I II 第1章MIPS体系结构概述.. (1)1.1 流水线技术 (1)1.2 RISC技术 (2)1.3 MIPS简介 (4)1.4 MIPS指令集 (5)1.5 本章小结 (10)第2章MIPS处理器的实现 (11)2.1 MIPS CPU顶层结构 (11)2.2 IF级 (13)2.3 ID级 (14)2.4 EXE级 (16)2.5 MEM级 (17)2.6 WB级 (19)2.7 外部数据输入中断 (19)2.8 本章小结 (20)第3章流水线CPU的仿真 (21)3.1 流水线CPU的指令仿真 (21)3.2 本章小结 (37)第4章总结和展望 (38)参考文献 (39)致谢 (40)附录1 英文文献 (41)附录2 中文译文 (48)附录3 主要模块代码 (54)第1章MIPS体系结构概述1.1 流水线技术在任一条指令的执行过程中，各个功能部件都会随着指令执行的进程而呈现出时忙时闲的现象。
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（7-4）
7.3流水线的性能评价
7.3.1 流水线的性能指标
2．CPU性能公式
总时钟周期数 CPU时间 时钟频率
（7-5）
总时钟周期数 CPI （7-6） IC
CPU时间
(CPI
i 1
n
CPI IC （7-7） 总CPU时间 时钟频率
（7-8）
i
ICi )
时钟频率
CPI
7.1.2流水线CPU的时空图
空间S
I 1 I 2I 3I 4I 5 I 6 I 7 I 8I 9 I 10
空间S
WB EX ID IF
I3 I4 I5 I1 I2 I3 I4 I5 I1 I2 I3 I4 I5 I1 I2 I3 I4 I5 I1 I2 I3 I4 I5 1 2 3 4 5 6 7 8 时间T
Reg
图7-10 例7-4的流水线状态图
ALU
7.2 流水线中的主要问题及处理 CC1 CC2 CC3 CC4 CC5
时钟周期
CC6
ALU
程 序 Reg 执 LW R1,0(R2) IM 7.2.3 数据竞争的处理技术 行 序 列 SUB R4,R1,R5 IM
ALU
DM
Reg
Reg
气泡
DM
AND R6,R1,R7
Reg
ALU
程 序 Reg 执 ADD R1,R2,R3 IM 行 序 列 7.2.3 数据竞争的处理技术 SUB R4,R1,R5 IM
ALU
7.2 流水线中的主要问题及处理
DM Reg DM
时钟周期
CC1
CC2
CC3
CC4
CC5
CC6
Reg
AND R6,R1,R7 AND R6,R1,R4 OR R8,R1,R9
寄 存 器
ALU output
PC
A
MUX ALU
数 据 存 储 器
7.1 流水线的一般概念
7.1.1 DLX指令流水线结构
1．非流水线结构数据通路 （1）取指令周期（IF）：
IR Mem[PC]
NPC PC + 1
（2）译码/读寄存器周期（ID）
A Reg[IR 6..10] B Reg[IR11..15] Imm ( (IR16)16## IR16..31)
时钟周期 7.2 流水线中的主要问题及处理 CC1
IM
CC2
Reg
CC3
CC4
CC5
Reg
CC6
ALU
ADD R1,R2,R3
7.2.3 数据竞争的处理技术
DM
IM
Reg
ALU
LW R4,0(R1)
DM
Reg
SW 12(R1),R4
IM
ALU
Reg
DM
图7-9 引入forwarding后消除了Stall
7.2 流水线中的主要问题及处理
7.2.5 流水实现的关键技术
需要的解决关键技术有： （1）首先必须保证在指令重叠时，不存在任何流水线资源冲突问题。 （2）解决ID段和WB段在使用寄存器文件时出现的数据相关问题。 （3）解决PC改写产生的控制竞争问题。 （4）使用流水线锁存器。 （5）配置不同用途的算术/逻辑运算部件。 （6）数据流向控制。
② 增设一个存储器。将指令和数据分别存放在两 个存储器中。
③ 采用先行控制技术，或在处理器内部设置指令 缓冲队列。
7.2 流水线中的主要问题及处理
7.2.2 数据相关及其分类
(1) 读后写(WAR)相关 MUL R1，R2 ；(R1)×(R2)→R1， ADD R3，R1 ；(R1)＋(R3)→R3 MUL R1，R 2 ；(R1)×(R2)→R1 MOV R2，#00H ；0→R2 MUL R1，R2 ；(R1)×(R2)→R1 MOV R1，#00H ；0→R1
现代计算机组成原理
潘 明
科学出版社
潘 松 编著
第7章
流水线结构RISC CPU设计
7.1 流水线的一般概念
7.1.1 DLX指令流水线结构
取指令
按照指令计数器的内容访问主存储器，取出一条指 令送到指令寄存器。 对指令操作码进行译码，按照给定的寻址方式，将 地址字段中的内容形成操作数的地址，并用这个地 址读取操作数。操作数可在主存中，也可在通用寄 存器中。 根据操作码的要求，完成指令规定的功能，即把运 算结果写到通用寄存器或主存中。
(2) 写后读(RAW)相关
（3）写后写(WAW)相关
7.2 流水线中的主要问题及处理
7.2.3 数据竞争的处理技术
【例7-1】数据相关实例 ADD R1，R2，R3 ； （R2）＋（R3）→R1 SUB R4，R1，R5 ； （R1）－（R5）→R4 AND R6，R1，R7 ； （R1）∧（R7）→R6 表7-2 例7-1中出现的数据相关
（7-2）
7.3流水线的性能评价
7.3.1 流水线的性能指标
1．流水线的主要性能指标 （2）加速比
T1 nm Sp Tk m n 1
m m 1 1 n
（7-3）
（3）使用效率
Sp nmt n E T p t m(m n 1)t m n 1 m
IM
气泡
Reg
OR R8,R1,R9
气泡
IM
Reg
图7-11 插入Stall消除Load引起的竞争
ALU
IF/ID ID/EX EX/MEM 7.2 流水线中的主要问题及处理 4
MEM/W B
7.2.3 数据竞争的处理技术
IR6..10
转 移 发 0? 生
ALU
ADD
MUX
MUX
符 16 号 32 扩 展
7.2 流水线中的主要问题及处理
7.2.3 数据竞争的处理技术
【例7-2】 （1） I1 ADD R1，R2，R3 ；（R2） 十 （R3） → R1 I2 SUB R4，R1，R5 ；（R1） 一 （R5） → R4 （2） I3 STA M（x），R3 ；（R3） →M（x），M（x）是存储单元 I4 ADD R3，R4，R5 ；（R4） ＋ （R5） → R3 （3） I5 MUL R3，R1，R2 ；（R1） × （R2） → R3 I6 ADD R3，R4，R5 ；（R4） ＋ （R5） → R3 【例7-3】 ADD R1，R2，R3 SUB R4，R5，R1 AND R6，R1，R7 OR R8，R1，R9 XOR R10，R1，R11
(CPI
i 1
n
i
ICi )
IC
ICi n CPIi IC i 1
（7-9）
7.3流水线的性能评价
7.3.2 应用举例
时钟周期
ห้องสมุดไป่ตู้
Reg
ALU
程 序 Reg 执ADD R1,R2,R3 IM 行 序 列7.2.3 数据竞争的处理技术 SUB R4,R1,R5 IM
ALU
7.2 流水线中的主要问题及处理
DM Reg DM
CC1
CC2
CC3
CC4
CC5
CC6
Reg
AND R6,R1,R7
IM
Reg
ALU
DM
OR R8,R1,R9
寄 存 器 文 件
MUX
数 据 存 储 器
7.1 流水线的一般概念
7.1.1 DLX指令流水线结构
2．DLX基本指令流水线 表7-1 五级流水线的每一级的具体操作
7.1 流水线的一般概念
7.1.2流水线CPU的时空图
图7-3 流水线时空图
7.1 流水线的一般概念
7.1.2流水线CPU的时空图
图7-4 指令流水线的时空图
图7-12 插入Stall消除Load引起竞争的电路结构
MUX
数 据 IR 存 储 器
IR11..15 MEM/ WB
PC
寄 存 器
MUX
数 据 存 储 器
7.2 流水线中的主要问题及处理
7.2.4 控制相关
在指令流水线中，为了减少因控制相关而引起的流水线性能下降， 可采用如下方法：
（1）加快和提前形成条件码 （2）转移预测法 （3）优化延迟转移技术
7.1 流水线的一般概念
7.1.1 DLX指令流水线结构
1．非流水线结构数据通路
（5）写回周期（WB）
R-R ALU： R-I ALU： Load： Regs[IR16..20] ALUoutput Regs[IR11..15] ALUoutput Regs[IR11..15] LMD
7.1 流水线的一般概念
7.1.2流水线CPU的时空图
I1 I2
空间S
S1 入 S2 S3 S4
IF
ID
EX
WB
出
I1 I2 WB I1 I2 EX I2 I1 ID I2 IF I1 1 2 3 4 5 6 7 8 时间T
(a) 一个指令流水线过程段
b）非流水线时空图
图7-5 流水线时空图
7.1 流水线的一般概念
2．DLX基本指令流水线
7.1 流水线的一般概念
4 IF/ID ID/EX EX/MEM MEM/WB
ADD
MUX
7.1.1 DLX指令流水线结构
0? IR6..10
转移 发生
MUX
8
符号扩展
16
图7-2 DLX基本指令流水线
MUX
数 据 存 储 器
PC
MEM/ WB .IR
ALU
IR
IR11..15
(c) 标量流水时空图