第三章 存储系统[二]
第三章存储系统(习题解答)
第三章存储系统(习题解答)————————————————————————————————作者：————————————————————————————————日期：第三章存储系统（习题参考答案）1．有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴ 该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片）（3）需要1位地址作为芯片选择。
（选择两个512K×32位的存储体）2. 已知某64位机主存采用半导体存储器，其地址码为26位，若使用256K×16位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：（1）每个模块板为1024K×64位，共需几个模块板？（2）每个模块板内共有多少DRAM芯片?（3）主存共需多少DRAM芯片? CPU如何选择各模块板？解：(1)最大主存空间为：226×64位，每个模块板容量为：1024K×64位=220×64位设：共需模块板数为m：则：m=（226×64位）/（220×64位）= 64 (块)(2). 设每个模块板内有DRAM芯片数为n:n=(/) ×(64/16)=16 (片)(3) 主存共需DRAM芯片为：m×n = 64×16=1024 (片)每个模块板有16片DRAM芯片，容量为1024K×64位，需20根地址线(A19~A0)完成模块板内存储单元寻址。
一共有64块模块板，采用6根高位地址线(A25~A20)，通过6:64译码器译码,产生片选信号对各模块板进行选择。
3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
第三章 存储系统练习题(答案)
24、下列因素中，与Cache的命中率无 关的是 (A) 。 A. 主存的存取时间； B. 块的大小； C. Cache的组织方式； D. Cache的容量。
25、在Cache的地址映射中，若主存中的 任意一块均可映射到Cache内的任意一行 的位置上，则这种方法称为 (A) 。 A.全相联映射； B.直接映射； C.组相联映射； D.混合映射。
38、组成2M × 8bit的内存，可以使用 ( C) 。 A. 1M × 8bit进行并联 ； B. 1M × 4bit 进行串联； C. 2M × 4bit 进行并联； D. 2M × 4bit 进行串联。 39、RAM芯片串联时可以 (B) 。 A. 增加存储器字长； B. 增加存储单元数量； C. 提高存储器速度； D. 降低存储器的平均价格。
I/O3~I/O0
…
……ຫໍສະໝຸດ 第5题图 4片2114的连接
（1）图示的连接组成了几部 分存储区域？共有多大的存储容量？ 字长是多少？ 【解答】 图中组成了两部分存储区域； 容量为2K × 8，即字长8位。 （2）写出每部分存储区域的地址范围。 【解答】 第1、2片2114地址范围是—— FC00H~FFFFH（A15~A10=111111）； 第3、4片2114地址范围是—— 7C00H~7FFFH（A15~A10=011111）。
27、下列说法中正确的是 ( C ) 。 A. 虚拟存储器技术提高了计算机的速度； B. 若主存由两部分组成，容量分别为2n和 2m，则主存地址共需要n+m位； C. 闪存是一种高密度、非易失性的读/写 半导体存储器； D. 存取时间是指连续两次读操作所需最 小时间间隔。
28、下列说法中正确的是 (C) 。 A. 半导体RAM信息可读可写，且断电后 仍能保持记忆； B. 半导体DRAM是易失性的，而SRAM则 不是； C. SRAM只有在电源不掉的时候，所存信 息是不易失的。 29、通常计算机的内存储器可采用 ( A ) 。 A. RAM和ROM； B. ROM； C. RAM。
第三章 存储系统02(blue )
小
重点:结来自 理解SRAM、DRAM的存储原理 SRAM芯片内部结构及其扩展 DRAM控制器的作用 DRAM的刷新方法 高性能存储器的构成特点及其访问原理
举例
地址译码方式
B:双地址译码(续) 举例: 1K X 1位 RAM采用双译码结构,则 可以将1K X 1 RAM 的10条地址线中的5 条（A0~A4）用在横向，5条（A5~A9） 用在纵向，则字选信号线线的条数共为： 32+32=64条(相比1024条减少了很多) 双译码结构见下图
地址译码方式
3.3 DRAM存储器
工作原理 和学生一起分析P71图3.6。
3.3 DRAM存储器
DRAM存储芯片逻辑结构 DRAM存储器芯片的结构与SRAM存 储器芯片相似，由存储体与外围电路构成。 但由于要进行刷新，所以外围电路更复杂。 主要增加行地址与列地址锁存器、增加了 刷新计数器及相应的控制电路。
刷新方式（续） 异步刷新：将刷新周期按存储器行数 等分，每一等分内刷新一行。 优点：集成了以上两种方式的优点， 减少了死时间率，同时刷新时间占总时 间的比率较小。
3.3 DRAM存储器
地址多路开关:提供刷新或读写地址， 由多路开关进行选择。 刷新定时器:定时电路用来提供刷新请 求。 刷新地址计数器: 只用RAS信号的刷新 操作，需要提供刷新地址计数器。
具体芯片举例见书本Ｐ72图3.7
3.3 DRAM存储器
读写与DRAM的刷新 两个概念: 刷新：由于漏电使电容上的电荷衰减， DRAM需要定期地重新进行存储，这个过 程称为刷新。 刷新周期：从上一次对整个存储器刷新结束 到下一次对整个存储器全部刷新一遍为止， 这一段时间间隔叫刷新周期。
3.3 DRAM存储器
计算机组成原理第三章存贮系统2
三、组相联映射方式
存贮系统
前两者的组合
Cache分组，组间采用直接映射方式，组内采用 全相联的映射方式
Cache分组U，组内容量V 映射方法（一对多）
q= j mod u 主存第j块内容拷贝到Cache的q组中的某行
地址变换
设主存地址x，看是不是在cache中，先y= x mod u， 则在y组中一次查找
计算机组成原理
一、全相联的映射方式
存贮系统
3、特点：
优点：冲突概率小，Cache的利用高。 缺点：比较器难实现，需要一个访问速度很快代
价高的相联存储器
4、应用场合：
适用于小容量的Cache
计算机组成原理
二、直接映射方式
存贮系统
1、映射方法（一对多）如：
i= j mod m
主存第j块内容拷贝到Cache的i行
由表达式看出，为提高访问效率，命中率h越接近1 越好，r值以5—10
命中率h与程序的行为、cache的容量、组织方式、 块的大小有关。
计算机组成原理
存贮系统
例 CPU执行一段程序时，cache完成存取
的次数为1900次，主存完成存取的次数为
100次，已知cache存取周期为50ns，主存
存取周期为250ns，求cache/主存系统的
存贮系统
1、将地址分为两部分（块号和字），在内存块 写入Cache时，同时写入块号标记；
2、CPU给出访问地址后，也将地址分为两部分 （块号和字），比较电路块号与Cache 表中 的标记进行比较，相同表示命中，访问相应单 元；如果没有命中访问内存，CPU 直接访问 内存，并将被访问内存的相对应块写入Cache。
相应行； 把行标记与
第三章 存储系统
存储系统一、选择1、设机器字长为32位，一个容量为16MB的存储器，CPU按半字寻址，其可寻址的单元数是2、若某存储器存储周期为250ns，每次读出16位，则该存储器的数据传输率是3、设机器字长为64位，存储容量为128MB，若按字编址，它可寻址的单元个数是4、在Cache和主存构成的两级存储体系中，主存与Cache同时访问，Cache的存取时间是100ns，主存的存取时间是1000ns，如果希望有效（平均）存取时间不超过Cache存取时间的115%，则Cache的命中率至少应为5、某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最小数目为6、某一DRAM芯片，采用地址复用技术，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最少数目为7、某存储器容量为32K×16位，则（）8、A.地址线为16根，数据线为32根B. 地址线为32根，数据线为16根C.址线线为15根，数据线为16根D. 地址线为15根，数据线为32根9、若RAM中每个存储单元为16位，则下面所述正确的是（）A.地址线也是16根B.地址线与16无关C.地址线与16有关D.地址线不得少于16根10、下面有关DRAM和SRAM存储芯片的叙述，通常情况下，错误的是（）A.DRAM芯片的集成度比SRAM高B.DRAM芯片的成本比SRAM高C.DRAM芯片的速度比SRAM快D.DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新11、某SARM芯片，其存储容量为512×8位，包括电源端和接电线，该芯片引出线的数目应为12、在存储器芯片中，地址译码采用双译码方式是为了13、在1K×1位的存储芯片中，采用双译码方式，译码器的输出信号有条。
14、若存储周期为250ns，每次读出16位，则该存储器的数据传输率为15、若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数12345678H的存储自己顺序按地址由小到大依次是16、某计算机字长为32位，存储器容量为16MB，CPU按半字寻址，其可寻址的单元数是17、某计算机字长为32位，存储器容量为4MB，CPU按字寻址，其寻址范围是0到18、某计算机字长为16位，存储器容量为256KB，CPU按字节寻址，其寻址范围是19、某计算机字长为16位，存储器容量为256KB，CPU按字寻址，其寻址范围是20、某计算机字长为16位，存储器容量为64KB，CPU按字寻址，其可寻址得21、某计算机字长为32位，存储器容量为256KB，CPU按字寻址，其可寻址的单元数是22、4个16K×8位的存储芯片，可设计为容量的存储器。
计算机系统基础袁春风第二版课后答案
计算机系统基础袁春风第二版课后答案计算机系统基础是计算机科学与技术专业中非常重要的一门课程。
它主要介绍了计算机系统的基本原理、结构和运行机制等内容。
为了帮助同学们更好地理解和掌握这门课程，袁春风老师编写了《计算机系统基础》第二版，并在课后附上了一系列的习题与答案。
本文将就该书第二版的课后答案进行论述和解答。
第一章：计算机系统概述本章主要介绍了计算机系统的概念、发展历程以及计算机硬件和软件的基本组成部分等。
通过学习本章，同学们可以了解到计算机系统的总体结构，为后续章节的学习打下坚实的基础。
第二章：数字逻辑与数字系统本章主要介绍了数字逻辑与数字系统的基本概念和基本形式，如布尔代数、逻辑函数、逻辑门电路等。
同时，还涉及到数字系统的组合逻辑和时序逻辑设计等内容。
通过学习本章，同学们可以更好地理解和掌握数字逻辑与数字系统的相关知识，为后续章节的学习打下坚实的基础。
第三章：存储系统本章主要介绍了计算机存储系统的基本概念、结构和存储器的层次结构等。
同时，还涉及到存储系统的性能指标和存储器的组成原理。
通过学习本章，同学们可以更好地理解和掌握计算机存储系统的相关知识，为后续章节的学习打下坚实的基础。
第四章：指令系统本章主要介绍了计算机的指令系统和指令的执行方式等。
同时，还涉及到指令的寻址方式和指令的编码方式等内容。
通过学习本章，同学们可以更好地理解和掌握计算机的指令系统，为后续章节的学习打下坚实的基础。
第五章：中央处理器本章主要介绍了计算机的中央处理器(CPU)的基本组成和工作原理等。
同时，还涉及到CPU的指令执行过程和数据传输方式等内容。
通过学习本章，同学们可以更好地理解和掌握计算机的中央处理器的相关知识，为后续章节的学习打下坚实的基础。
第六章：总线与I/O系统本章主要介绍了计算机系统中的总线和I/O系统的基本概念和工作原理等。
同时，还涉及到总线的分类和总线的组织方式等内容。
通过学习本章，同学们可以更好地理解和掌握计算机系统中总线和I/O系统的相关知识，为后续章节的学习打下坚实的基础。
计算机组成原理课后习题参考答案
计算机组成原理答案第一章计算机系统概论1．比较数字计算机和模拟计算机的特点。
解：模拟计算机的特点：数值由连续量来表示，运算过程是连续的；数字计算机的特点：数值由数字量（离散量）来表示，运算按位进行。
两者主要区别见P1 表1.1。
2．数字计算机如何分类？分类的依据是什么？解：分类：数字计算机分为专用计算机和通用计算机。
通用计算机又分为巨型机、大型机、中型机、小型机、微型机和单片机六类。
分类依据：专用和通用是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。
通用机的分类依据主要是体积、简易性、功率损耗、性能指标、数据存储容量、指令系统规模和机器价格等因素。
4．冯. 诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？解：冯. 诺依曼型计算机的主要设计思想是：存储程序和程序控制。
存储程序：将解题的程序（指令序列）存放到存储器中；程序控制：控制器顺序执行存储的程序，按指令功能控制全机协调地完成运算任务。
主要组成部分有：（控制器、运算器）（CPU的两部分组成）、存储器、输入设备、输出设备（I/O设备）。
5．什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。
单元地址：简称地址，在存储器中每个存储单元都有唯一的地址编号，称为单元地址。
数据字：若某计算机字是运算操作的对象即代表要处理的数据，则称数据字。
指令字：若某计算机字代表一条指令或指令的一部分，则称指令字。
6．什么是指令？什么是程序？解：指令：计算机所执行的每一个基本的操作。
程序：解算某一问题的一串指令序列称为该问题的计算程序，简称程序。
7．指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？解：一般来讲，在取指周期中从存储器读出的信息即指令信息；而在执行周期中从存储器中读出的信息即为数据信息。
王道计组第三章存储系统思维导图脑图
基于闪存技术Flash Memory，属于电可擦除ROM，即EEPROM
原理
每个块包含多个页（page）
负责翻译逻辑块号，找到对应页（Page）
闪存翻译层
每个芯片包含多个块（block）
存储介质：多个闪存芯片（Flash Chip）
组成
相当于磁盘的“扇区”
以页（page）为单位读/写
以块（block）为单位“擦除”，擦干净的块，其中的每页都可以写一次，读无限次
记录介质可以重复使用 记录信息可以长期保存而不丢失，甚至可以脱机存档
优点
非破坏性读出，读出时不需要再生
存取速度慢
机械结构复杂
缺点
对工作环境要求较高
一块硬盘含有若干个记录面，每个记录面划分为若干条磁道，而每条磁道又划分为 若干个扇区，扇区（也称块）是磁盘读写的最小单位，也就是说磁盘按块存取。
即记录面数，表示硬盘总共有多少个磁头，磁头用于读取/写入盘片上记录面的信 息,一个记录面对应一个磁头。
半导体元件的原理
主存储器的基本组成
译码驱动电路
译码器将地址信号转化为字选通线的高低电平
存储矩阵(存储体)
由多个存储单元构成，每个存储单元又由多个存储元构成
存储芯片的基本原理
读写电路
每次读/写一个存储字
由多个存储单元构成，每个存储单元又由多个存储元构成
地址线，数据线，片选线，读写控制线；每根线都会对应一个金属引脚
存储器的层次结构
主存——辅存：实现了虚拟存储系统，解决了主存容量不够的问题 Cache——主存：解决了主存与CPU速度不匹配的问题
按层次
高速缓存（Cache） 主存储器（主存，内存）
可直接被CPU读写
辅助存储器（辅存，外存）
计算机组成原理教案(第三章)
集中式
分散刷新方式
异步式刷新方式是前两种方式的结合
刷新周期为2ms
，完成128行的所有存储元刷新 = 15.5us
则需要 2000us / 128
标准的刷新方式两种
1、只用RAS信号的刷新
2、CAS在RAS之前的刷新
【例2】 说明1M×1位DRAM片子的刷新方法，刷新周期定为8ms
如果选择一个行地址进行刷新， 刷新地址为A0—A8，因此这 一行上的2048个存储元同时进行刷新，
交叉存储器要求其模块数必须大于或等于m，以保证启动某模块后 经mτ时间再次启动该模块时，它的上次存取操作已经完成。这样， 连续读取m 个字所需的时间为
t1=T+(m-1)τ
m=4的流水线方式存取示意图如下
而顺序方式存储器连续读取m个字所需时间为
t2=mT.
【例4】 设存储器容量为32字，字长64位，模块数m=4，分别用顺 序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为 64位，总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽 各是多少? 顺序存储器和交叉存储器连续读出4个字所需的时间分别是： t2=mT=4×200ns=800ns=8×10-7s; t1=T+(m-1)=200ns+3×50ns=350ns=3.5×10-7s
地址译码器:单译码和双译码
3.SRAM存储器芯片实例
2114存储器芯片的逻辑结构方框图
由于读操作与写操作是分时进行的，读时不写，写时不读， 因此，输入三态门与输出三态门是互锁的，数据总线上的信 息不致于造成混乱。
4.存储器与CPU连接
(1)
工作原理
(2)
存储器速度与容量的解决
存储器芯片的容量是有限的,为了满足实际存储器的容量要求， 需要对存储器进行扩展。主要方法有：
第三章 存储系统
2164（64K×1）
空闲/刷新 Di WE RAS A0 A2 A1 Vcc
地址端： A7～A0（入） 分时复用，提供16位地址。 数据端： Di（入） Do（出） = 0 写 高8位地址 写使能WE = 1 读 控制端：
片选 行地址选通RAS =0时A7～A0为行地址
（3）光盘存储器
利用光斑的有无表示信息。
容量很大，非破坏性读出， 长期保存信息， 速度慢。
作外存。
3.按存取方式分类
（1）随机存取存储器
随机存取： 可按地址访问存储器中的任一单元，
访问时间与单元地址无关。
4.1.2 存储器的分类
RAM ：可读可写 固存：用户不能编程 PROM：用户可一次编程
用户可多次编程 ROM ：只读不写 EPROM：
A6 A5 A4 A3 A0 A1 A2 CS GND
= 0 选中芯片 = 1 未选中芯片 控制端： 0 写 写使能WE = = 1 读
地址端： A9～A0（入） 数据端： I/O4～I/01（入/出）
片选CS
电源、地：Vcc，GND
4.2.2 静态MOS存储单元与芯片
读写时序
为了让芯片正确工作，必须按时序提供正确的地址、 控制、数据信号。
A0 S
W DI1 DO1 DI2 DO2 GND
4.2.1 双极型存储单元与芯片
四个位平面的译码结构
A3 A2
行 译 码
列 译 码 A1 A0
4.2.1 双极型存储单元与芯片
一个位平面的译码结构
X0 若： A3~A0 = 0110 行：X1 列：Y2 X2 X3 W0W0 W1W1 W2W2 W3W3
第3章存储系统习题-文档资料
2. 每个模块内共有多少片RAM芯片？
3. 主存共需多少RAM芯片？CPU如何选择个模块条？ 【解】 1. 由于主存地址码给定 18 位，所以最大存储空间为218 ， 主存的最大容量为 256K B；而每个模块条的存储容量 为 32K ，故需要 8 个模块条。 2. 因为使用4K×4位的芯片，所以模块内需要芯片 16 片。 模块内采用 字位同时 扩展方式。 3. 主存共需要 128 RAM芯片。
字长 8 位，所以数据线有 8 根， 加上控制线 片选 信号和 读写 信号，电源线和地线，
所以该芯片引出线的最小数目应为 26 2. 地址范围为 0000 H~ 3FFF H。 根。
【第二题】模块化存储器设计。已知某8位机的主存采用半导 体存储器，地址码为18位，若使用4K×4位RAM芯片组成该 机所允许的最大主存空间，并选用模块条的形式，问： 1. 若每个模块条为32K×8位，共需几个模块条？
32K×8位的模块条的构成：
模块条内使用16个4K×4位的RAM芯片拼成8组4K×8位， 地址码的低12位(A0~A11)直接接到芯片地址输入端， 地址码的高3位(A14~A12)通过3:8译码器输出，分别接到8组 芯片的选片端。
WE D3~D0 D7~D4 4K×4 4K×4 4K×4 4K×4
一、填空
计算机中的存储器是用来存放 程序和数据 的。
存储器系统的层次结构是为了使整个计算机的存储系 统在 容量和价格 上接近最外层的存储器，在 性能 上 接近最里层的存储器。 对DRAM进行操作，有 读、写和刷新 三种操作类型。
平衡CPU的执行速度和主存的存 cache的目的是 取速度不匹配的矛盾 。
• DRAM——动态随机存储器
• ROM——只读存储器
计算机组成原理第3章
*控制存储器(CM)：CPU内部存放微程序的MEM 构成—MOS型半导体、ROM
*
二、存储器的主要性能指标
容量(S)：能存储的二进制信息总量，常以字节(B)为单位
01
速度(B)：常用带宽、存取时间或存取周期表示 存取时间(TA)—指MEM从收到命令到结果输出所需时间； 存取周期(TM)—指连续访存的最小间隔时间，TM=TA+T恢复
&
&
11
*
练习1—某SRAM芯片容量为4K位，数据引脚(双向)为8根，地址引脚为多少根？若数据引脚改为32根，地址引脚为多少根？
*芯片相关参数： 存储阵列容量—
(2)SAM芯片参数与结构
数据引脚数量— 地址引脚数量—
*
*SRAM芯片结构组织： --以Intel 2114 SRAM芯片为例 参数—容量=1K×4位，数据引脚=4根(双向)，地址引脚=10根
…
…
…
存储元
存储元
…
…
…
存储元
存储元
64行×64列
……
存储元
存储元
存储元
存储元
……
13
*
3、SRAM芯片的读写时序
*读周期时序： (存储器对外部信号的时序要求)
tA
tRC
地址
CS
I/O1~4
WE
tOTD
tCO
tCX
数据出
SRAM—CS有效时开始读操作、CS无效时结束读操作
13
*
*写周期时序：
*片选与控制电路： 片选—MEM常由多个芯片组成，读/写操作常针对某个芯片
计算机组成原理-第3章_存储系统
存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片 上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址 和数据信号不能变化；为了保证CS和WE变为无效前能把数据 可靠的写入，数据必须提前一段时间在数据总线上稳定存在； 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储 元的信息被送到I/O与I/O线上， I/O与I/O线接上一个 差动读出放大器，从其电流方向，可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部，看其 有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯 片的容量。
计算机组成原理(第三版)第 3 章 存储器及存储系统
16
3.2 主存储器
• 主存储器按其功能可分为RAM和 ROM。
一 二 随机存取存储器RAM 只读存储器ROM
INFO DEPT@ZUFE HANGZHOU.CHINA
17
一、随机存取存储器RAM
MM
Y0
Bm-1
Y1
……
B0
An-1…A0
M A R
M A D
…
Y2n-2
Y2n-1
…
CS
WE
R/W读写 控制电路
INFO DEPT@ZUFE HANGZHOU.CHINA
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三、存储器的层次结构
1.分级原理： 根据程序执行的集中性和局部性原理而构建的分层结构。信 息流动分规律为从低速、大容量层次向高速、小容量层次流动 ，解决速度、价格、价格这三者之间的矛盾，层次间信息块的 调度由硬件和软件自动完成，其过程对用户透明。 2.三级存储管理系统： • Cache： • ·采用TTL工艺的SRAM，哈佛结构； • ·采用MOS工艺的SRAM，指令与数据混存，其与内存之间信息块 的调度（几十字节）全由Cache控制器硬件完成。 • 主存： • ·ROM常用FROM，E2PROM等构成； • ·RAM常用DRAM构成，RAM和ROM采用统一编码。 • 虚存： • 采用磁盘存储器，主存+OS中的存储器管理软件联合构成，其 信息块常用页、段表示，其间的信息块调度由管理软件完成。
字线
数 据 线 Cd
T
C
单管MOS动态存储器结构
INFO DEPT@ZUFE HANGZHOU.CHINA
29
（2）DRAM存储器
RAS CAS WE OE 定时和控制
4M×4位的DRAM
计算机组成原理第三章(3.1,3.2,3.3,姜,15-春,版5)
图3.4(a) SRAM读周期时序图
35
• 各参数意义：
tRC ：对存储芯片进行连续两次读操作时所必须间隔 的（最小）时间；
tAQ ：从给出有效地址，至外部数据总线上稳定地出 现所读出的数据信息所经历的时间。
tEQ：地址信号有效后，从片选有效，至数据稳定地 出现外部总线上所经历的时间。
• 构成存储器的存储介质：目前主要采用半导体器 件和磁性材料。
• 存储器中最小的存储单位就是一个双稳态半导体 电路或一个CMOS晶体管或磁性材料的存储元， 它可存储一个二进制代码。由若干个存储元组成 一个存储单元，再由诸多个存储单元组成一个存 储器。
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• 存储器的分类：
按存储介质分：
• 半导体存储器：用半导体器件组成的存储器。
• 高速缓冲存储器 （Cache）：高速小容量半导体存储器，是为解决CPU和主存之间 速度不匹配而设置的。用于存放最活跃的程序块和数据。
• 主存和Cache一起构成计算机的内存储器（内存），是CPU能直接访问的存储器。
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总结： ① 通过计算机的多级存储管理，发挥各级存储器
的效能； ② Cache主要强调高速存取速度，以便使存储系
1. CPU对存储器的读/写操作过程：
• 通过地址总线给出地址信号； • 通过控制总线发出读操作或写操作的控制信号； • 在数据总线上进行信息交流。
因此，存储器与CPU连接时，要完成三种 总线的连接：地址线、数据线和控制线；同时， 还须使各种信号的时序与存储器的（固有）读 写周期相配合。
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2. 主存储器的构成
字节存储单元即存放一个字节的存储单元，相应的地 址称为字节地址。一个机器字可以包含数个字节。
若计算机中可编址的最小单位是字存储单元，则称该 计算机为按字寻址的计算机。
计算机组成原理_第三章
第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。
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练习题：有一个16K×16的存储器，用1K×4位的 DRAM芯片(内部结构为64×16)构成，设读/写周期 为0.1us，问：采用异步刷新方式，如果最大刷新 间隔不超过2ms，则相邻两行的刷新时间间隔是多 少？对所有存储单元刷新一遍所需的实际刷新时间 是多少？ 解： 采用异步刷新方式,在2ms时间内分散地把芯片 64行刷新一遍. 相邻两行的刷新间隔=最大刷新间隔/行数 =2ms/64=31.25us,即可取刷新信号周期为31us. 对全部存储单元刷新一遍所需的实际刷新时间 =0.1us×64=6.4us
1、单管MOS动态存储单元电路 (3)工作原理 ①写入：字线W加高电平，T管导通。
若要写入1，位线D加 字线W 高电平，D通过T对C充电， 电容充有电荷呈高电平V1。 若要写入0，位线D加 C 低电平，电容C通过T对D 放电，呈低电平V0。
T C’
位线D 图3.13 单管MOS动态存储单元
每根行选择线控制128个存储单元电路的字线； 每根列选择线控制读出再生放大器与I/O缓冲 器的接通，即控制数据的读出与写入。 读出时，行地址经行地址译码器选中某一根 行线，接通此行上的128个存储电路中的 MOS管，使电容存储信息分别送到128个读 出再生放大器。读出再生放大器的作用是对 读出信号进行放大并送回原电路。由于是破 坏性读出，经读出再生放大器的重写可保持 原有信息不变。 当列地址经列译码器译码选中某根列线，接 通相应列控制门，将该列读出放大器的信息 送I/O缓冲器经数据输出寄存器输出到DB。
WE RAS A0 A6 行地址 缓冲器 行 地 址 译 码 器
R/W 控制 Din 64×128 存储阵列 数据输入 寄存器
列译码器
128个 输出再生 放大器 64×128 数据输出 寄存器 Dout I/O缓冲器
列地址 缓冲器
CAS
存储阵列
列译码器 图3.15 2116逻辑结构框图
当WE为高电平时，为读操作，把14位地址所指定单元中的数据 通过I/O缓冲器送到Dout端；当WE为低电平时，为写操作，DIN端 的数据通过I/O输入，经I/O缓冲器写入到指定单元中。
3.3.4 动态RAM芯片(DRAM) 3、 DRAM的刷新
③ 刷新方法：采用“读出”方式 单管动态RAM刷新过程：存储器芯片本身 有读出后重写的再生功能。以行为单位，读出 一行中全部单元的数据，经信号放大后同时全 部写回。即设置刷新地址寄存器，提供刷新地 址(刷新的行号)，发送行选通信号RAS给读命令， 即可刷新一行。然后，刷新地址计数器加1，每 个计数循环对芯片各行刷新一遍。 ④ 刷新间隔(最大刷新周期)：整个存储器全部 刷新一遍所允许的最大时间间隔，根据栅极电 容上电荷的泄放速度决定。通常为2ms。
3.3 半导体存储器芯片
3.3.3动态RAM芯片(DRAM)
SRAM单元电路由一个双稳态触发器电路构成，只要 不断电就能长久保持信息，不需刷新，工作稳定可靠。 但它也有缺点：功耗大，集成度低。 DRAM单元电路恰好克服了这种缺点。DRAM记忆单 元电路可以由四个或单个MOS管组成，其存储原理是： 利用芯片电容上存储电荷状态的不同来记录信息。 用电容来存储信息减少了构成一个存储元所需的晶体 管数量，故集成度高；但电容本身不可避免产生漏电， 存储器芯片需要周期刷新才能保持信息，所以称为动 态存储器，由它做成的随机存取存储器简称为DRAM。
WE RAS A0 A6 行地址 缓冲器 行 地 址 译 码 器
R/W 控制 Din 64×128 存储阵列 数据输入 寄存器
列译码器
128个 输出再生 放大器 64×128 数据输出 寄存器 Dout I/O缓冲器
列地址 缓冲器
CAS
存储阵列
列译码器
图3.15 2116逻辑结构框图 2116芯片16K的存储器地址码有14位,为节省地址线引脚,该芯片 只用了7根地址线,采用分时复用技术,分两次把14位地址送入芯 片.RAS将先出现的7位地址送至行地址缓冲器,CAS将后出现的7位 列地址送至列地址缓冲器.
1、单管MOS动态存储单元电路 (1)电路组成：一只 MOS管T和一个电容C。电容C用来 字线W 存储电荷，控制管T 用来控制充放电回路 的通断。 T (2)定义:当电容C上充电 C 至高电平,存入信息为1; 当电容C放电至低电平, 存入信息为0。
C’
位线D 图3.13 单管MOS动态存储单元
写入时,首先将要写的信息经I/O缓冲器送入 被列选的读出再生放大器中,然后再写入行、 列同时被选中的存储单元. 可知: 当某存储单元被选中进行读/写操作时, 该单元所在行的其余127个存储电路也将在一 个存取周期内自动进行一次读出再生操作.
3.3.4 动态RAM芯片(DRAM) 3、 DRAM的刷新 ① 刷新的原因：电容电荷泄放会引起信息丢 失。 ② 刷新的定义：为维持DRAM存储单元的存 储信息，通常每隔一个最大刷新周期就必 须对存储体中所有记忆单元的栅极电容补 充一次电荷，即使许多记忆单元长期未被 访问也是如此，这个过程称为刷新。
R/W 控制 Din 64×128 存储阵列
数据输入 寄存器
列译码器
128个 输出再生 放大器 64×128 存储阵列 数据输出 寄存器 I图3.15 2116逻辑结构框图
Dout
2116芯片(16K×1位)共16384个单管MOS存储元电路排列成 128×128的阵列,并将其分为两组,每组为64行×128列.
T CD
位线D
图3.13 单管MOS动态存储单元
③读出：字线W为高电平， T管道通。 原存“1”：电容C经T向位 线D放电，使D线电平升 字线W 高； 原存“0”：位线D通过T T 向电容C放电，D线电位 C CD 将降低。 因为读操作后电容C上的 电荷数量将发生变化，为 “破坏性读出“电路，需 位线D 要信息读出后重写(或称 图3.13 单管MOS动态存储单元 为再生) 。重写是随机的。
R/W REF R/W REF R/W REF X 0 Y 1 Z 2 twr t
r
R/W REF R/W REF R/W REF R/W REF S 126 T 127 U 0 V 1
tc
刷新周期128个系统周期（128us）
图3.19 分布式刷新时间安排示意图
c)异步式刷新
按照芯片行数决定所需刷新周期数,并分散安排在2ms的 最大刷新周期中,即: 相邻两行的刷新间隔=最大刷新间隔时间÷行数 在上例中每隔2ms/128=15.625us时间间隔刷新一次即 可.取存取周期的整数倍,则每隔15.5us时间间隔刷新一次,在 15.5us前15us(30个存取周期)用于正常的存储器访问,后 0.5us用于刷新.优点是兼有以上两者的优点,对主存的利用率 和工作速度影响最小, 死时间较短;缺点为控制上稍复杂.
A0～A6：地址输入线
RAS：行地址选通信号线 CAS：列地址选通信号线 WE：读写控制信号 Din：数据输入线 Dout：数据输出线
图3.14 DRAM芯片2116引脚图
VSS：地 VDD=+12V VCC=+5V VBB=-5V
(2) 内部结构图
WE RAS A0 A6 行地址 缓冲器 行 地 址 译 码 器
列选1 一 行 为 个 存 储 元 件 128
· ·
…
· ·
…
读出 再生 放大器
读出 再生 放大器 …
· ·
…
·
列选2
·
·
·
·
·
列选128
128 列 地 址 选 择
…
·
行 选 1
·
·
2
·
读出 再生 放大器
·
·
·
·
… I/O缓 冲器 输入 输出 Dout
行 选 …
64行地址选择 64行地址选择 图3.17 DRAM2116存储阵列图 Din
WE RAS A0 A6 行地址 缓冲器 行 地 址 译 码 器
R/W 控制 Din 64×128 存储阵列 数据输入 寄存器
列译码器
128个 输出再生 放大器 64×128 数据输出 寄存器 Dout I/O缓冲器
列地址 缓冲器
CAS 图3.15 2116逻辑结构框图
存储阵列
列译码器
行地址由行地址选通信号RAS送至行地址缓冲器，经行地址译码 器译码后128条行选择线中的一条为高电平；接着，列地址由列 地址选通信号CAS送至列地址缓冲器，经列地址译码器译码后 128条列选择线中的一条为高电平。行、列交叉点的存储单元被 选中。
3.3.4 动态RAM芯片(DRAM)
2、动态RAM举例(2116芯片) (1) 外部引脚及功能(容量为16K×1位)
VBB Din WE RAS A0 A2 A1 VDD 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9
2 1 1 6
VSS CAS Dout A6 A3 A4 A5 VCC
(3)工作原理 ②保持：字线W加低电平，T管截止。
T管截止，使电容C基本 没有放电回路。电容上的电 字线W 荷可以暂时保存约数毫秒， 或维持无电荷的0状态。但 电容上的电荷总存在泄漏通 C 路，所以需要每隔一定时间， 对存储内容重写一遍，即对 存1的电容重新充电，称为 动态刷新。
W/R W/R W/R W/R tc 0.5 us
REF W/R W/R W/RW/R
REF 0.5 us
15.5 us
0.5 tc us
图3.20 异步式时间安排示意图
15.5
us
4.
DRAM刷新中注意的几个问题
(1) 刷新对CPU是透明的； (2) 刷新地址通常是一行一行进行，每一行中 各记忆单元同时被刷新，故刷新操作仅需要 行地址，不需要列地址； (3) 刷新操作类似于读出操作，但又有所不同。 因为刷新操作仅对栅极电容补充电荷，不需 要信息输出。另外，刷新时不需要加片选信 号，即整个存储器的所有芯片同时被刷新； (4) 因为所有芯片同时被刷新，所以在考虑刷 新问题时，应从单个芯片的存储容量着手， 而不是从整个存储器的容量着手，见下例。