主板引脚说明

主板信号线:主板上各种信号说明2

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三、AGP接口信号说明

1. GPIPE# I/O Pipelined Read（流水线读）

n 这个信号由当前的Master来执行，它可以使用在AGP 2.0模式，但不能在AGP 3.0的规范使用。在AGP

3.0的规范中这个信号由DBI_HI（Dynamic Bus Inversion HI）代替。

2. GSBA[7:0] I Sideband Address（边带地址）

这组信号提供了一个附加的总线去传输地址和命令从AGPn Master（显示卡）到GMCH（北桥）。

3. GRBF# I Read Buffer Full（读缓存区满）

这个信号说明Master是否可以接受先前以低优先权请求的要读取的 n 数据。当RBF#为Low时，中裁器将停止以低优先权去读取数据到Master。

4. GWBF# I Write Buffer Full（写缓存区满）

n 这个信号说明Master是否可以准备接受从核心控制器的快写数据。当WBF#为Low时，中裁器将停止这个快写数据的交易。

5. ST[2:0] O Status Bus（总线状态）

n 这组信号有三BIT，可以组成八组，每组分别表示当前总线的状态。

6. ADSTB0 I/O AD Bus Strobe 0（地址数据总线选通）

这个信号可以提供2X的时序为AGP，它负责总线AD[15:0]。n

7. ADSTB0# I/O AD Bus Strobe 0（地址数据总线选通）

n 这个信号可以提供4X的时序为AGP，它负责总线AD[15:0]。

8. ADSTB1 I/O AD Bus Strobe 1（地址数据总线选通）

这个信号可以提供2X的时序为AGP，它负责总线AD[31:16]。n

9. ADSTB1# I/O AD Bus Strobe 1（地址数据总线选通）

n 这个信号可以提供4X的时序为AGP，它负责线总AD[31:16]。

10. SB_STB I SideBand Strobe（SideBand选通）

这个信号主要为SBA[7:0]提供时序，它总是由AGPn Master驱动。

11. SB_STB# I SideBand Strobe（SideBand选通）

这个信号为SBA[7:n0]提供时序只在AGP 4X 模式，它总是由AGP Master驱动。

12. CLK O CLOCK（频率）

n 为AGP和PCI控制信号提供参考时序。

13. PME# Power Management Event（电源管理事件）

这个信号在AGPn 协议中不使用，但是它用在PCI协议中由操作系统来管理。关于PME#的详细定义请参加

PCI协议规范。

14. TYPEDET# Type Detect（类型检查）

n 从AGP发展来看，有1X、2X、4X和8X四种模式，每种模式所使用的电压也不尽相同，那AGP控制器怎么知到你插的是什么样的显卡呢？就是通过这个信号来告诉AGP Control的。用这个信号来设定当前显卡所需的电压。

15. FRAME# I/O Frame（周期框架）

在AGP管道传输时这个信号不使用，这个信号只用在AGP的快写方式。n

16. IRDY# I/O Initiator Ready（起始者备妥）

这个信号说明AGPn Master已经准备好当前交易所需的数据，它只用在写操作，AGP Master不允许插入等待状态。

17. TRDY# I/O Target Ready（目标备妥）

这个信号说明AGPn Target已经准备好整个交易所需要读的数据，这个Target可以插入等待状态。

18. STOP# I/O Stop（停止）

n 这个信号在AGP交易时不使用。对于快写方式，当STOP#为Low时，停止当前交易。

19. DEVSEL# I/O Device Select（设备选择）

n 在AGP交易时不使用。在快写方式，当在一个交易不能完成时，它就会被使用。

20. REQ# I Request（请求）

这个信号用于向中裁器请求当前总线使用权为开始一个PCI orn AGP交易。

21. GNT# O Grant（保证）

n 当中裁器收到Initiator发出请求后，若当前总线为空闲，中裁器就会通过GNT#把总线控制权交给Initiator。

22. AD[31:0] I/O Address Data Bus（数据地址总线）

n 这些信号用来传输地址和数据。

23. C/BE[3:0]# I/O Command/Byte Enable（命令／位致能）

当一个交易开始时，提供命令信息。在AGPn Master做写交易时，提供有效的位信息。

四、Memory 接口信号说明

1. SCMDCLK[5:0] O Differential DDR Clock(时钟输出）

n SCMDCLK与SCMDCLK#是差分时钟输出对，地址和控制信号都在这个两个Clock正负边沿的交叉点采样。每个DIMM共有三对。

2. SCMDCLK[5:0]# O Differential DDR Clock(时钟输出）

n 这个Clock信号的意义同上。

3. SCS[3:0]# O Chip Select（芯片选择）

当这些信号有效时，表示一个Chip已被选择了，每个信号对应于SDRAM的一行。n

4. SMA[12:0] O Memory Address（内存地址）

n 这些信号主要用于提供多元的行列地址给内存。

5. SBA[1:0] O Bank Address（Bank选择）

n 这个些信号定义了在每个内存行中哪个Bank被选择。Bank选择信号和内存地址信号联合使用可寻址到内存的任何单元。

6. SRAS# O Row Address（行地址）

n 行地址，它和SCAS#、SWE#一起使用，用来定义内存的命令。

7. SCAS# O Column Address（列地址）

n 列地址，它和SRAS#、SWE#一起使用，用来定义内存的命令。