电子线路基础数字电路实验5 触发器

实验五触发器

一、实验目的

1. 掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。

.2. 熟悉各类触发器之间逻辑功能的相互转换方法。

二、实验原理

触发器是具有记忆功能的二进制信息存贮器件，是时序逻辑电路的基本单元之一。触发器按逻辑功能可分RS、JK、D、T触发器；按电路触发方式可分为主从型触发器和边沿型触发器两大类。

图8—1所示电路由两个“与非”门交叉耦合而成的基本RS触发器，它是无时钟控制低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器的最基本单元。基本RS触发器也可以用两个“或非”门组成，它是高电平直接触发的触发器。

图8—1 图8—2

JK触发器是一种逻辑功能完善，通用性强的集成触发器，在结构上可分为主从型JK触发器和边沿型JK触发器，在产品中应用较多的是下降边沿触发的边沿型JK触发器。JK触发器的逻辑符号如图8—2所示。它有三种不同功能的输入端，第一种是直接置位、复位输入端，用和表示。在S=0，R=1或R=0，S=1时，触发器将不受其它输入端状态影响，使触发器强迫置“1”(或置“0”)，当不强迫置“1”(或置“0”)时，S、R都应置高电平。第二种是时钟脉冲输入端，用来控制触发器触发翻转(或称作状态更新)，用CP表示(在国家标准符号中称作控制输入端，用C表示)，逻辑符号中CP端处若有小园圈，则表示触发器在时钟脉冲下降沿(或负边沿)发生翻转，若无小园圈，则表示触发器在时钟脉冲上升沿(或正边沿)发生翻转。第三种是数据输入端，它是触发器状态更新的依据，用J、K表示。JK触发器的状态方程为

本实验采用74LS112型双JK 触发器，是下降边沿触发的边沿触发器，引脚排列如图8—3所示。表8—1为其功能表。

图8—3 图8—4

D 触发器是另一种使用广泛的触发器，它的基本结构多为维阻型。D 触发器的逻辑符号如图8—4所示。D 触发器是在CP 脉冲上升沿触发翻转，触发器的状态取决于CP 脉冲到来之前D 端的状态，状态方程为

Q n+1 =D

注: × −− 任意态; ↓ −− 高到低电平跳变 注: ↑ −− 低到高电平跳变 Q n (Q n ) −− 现态; −− 次态 ϕ −− 不定态

本实验采用74LS74型双D 触发器, 是上升边沿触发的边沿触发器, 引脚排列如图8—5所示。表8—2为其功能表。

不同类型的触发器对时钟信号和数据信号的要求各不相同, 一般说来, 边沿触发器要求数据信号超前于触发边沿一段时间出现(称之为建立时间), 并且要

Q n+1 (Q n+1 ) Q

Q Q

n

n n K J +=+1

求在边沿到来后一继续维持一段时间(称之为保持时间)。对于触发边沿陡度也有一定要求(通常要求<100ns )。主从触发器对上述时间参数要求不高, 但要求在CP=1期间, 外加的数据信号不容许发生变化, 否则将导致触发器错误输出。

在集成触发器的产品中, 虽然每一种触发器都有固定的逻辑功能, 但可以利用转换的方法得到其它功能的触发器。如果把JK 触发器的JK 端连在一起(称为T 端)就构成T 触发器, 状态方程为

在CP 脉冲作用下, 当T=0时Q n+1=Q n , T=1 时, Q n+1n Q =。工作在T=1时的JK 触发器称为T '触发器, 即每来一个CP 脉冲, 触发器便翻转一次。同样，若把D 触发器的Q 端和D 端相连，便转换成T '触发器。T 和T '触发器广泛应用于计算电路中。值得注意的是转换后的触发器其触发方式仍不变。

图8—5

三、实验仪器与器件

1. EEL —08组件

2. 示波器

3. 双JK 触发器74LS112×1 双D 触发器74LS74×1 2输入四与非门74LS00×1

四、实验内容

1. 测试基本RS 触发器的逻辑功能

按图8—1用与非门74LS00构成基本RS 触发器

输入端R 、S 接逻辑开关，输出端Q 、Q 接电平指示器，按表8—3要求测试逻辑功能。记录之。

Q

Q Q

n

n n T T +=+1

2. 测试双JK触发器74LS112逻辑功能

1)测试R D、S D的复位、置位功能

任取一只JK触发器，R D、S D、J、K端接逻辑开关，CP端接单次脉冲源，Q、Q端接电平指示器，按表8—3要求改变，R D、S D、(J、K、CP处于任意状态)，并在R D =0(S D =1) 或S D =0(R D =1)作用期间任意改变J、K及CP的状态，观察Q、Q状态，记录之。

2)测试JK触发器的逻辑功能

按表8—4要求改变J、K、CP端状态，观察Q、Q状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿(即CP由1→0)，记录之。

(3)将JK触发器的J、K端连在一起，构成T触发器。

CP端输入1H z连续脉冲，用电平指示器观察，Q端变化情况。

CP端输入1KH z连续脉冲，用双踪示波观察CP、Q、Q的波形，注意相位和时间关系，描绘之。

3. 测试双D触器74LS74的逻辑功能

(1)测试R D、S D的复位、置位功能

测试方法同实验内容2、1)

(2)测试D触发器的逻辑功能

按表8—5要求进行测试，并观察触发器状态更新的是否发生在CP脉冲的上升沿(即由0→1)，记录之。

(3)将D触发器的Q端与D端相连接，构成T'触发器。

测试逻辑功能，测试方法同实验内容2、3)，记录之。

(4)用JK触发器将时钟脉冲转换成两相时钟脉冲。

实验电路如图8—6。输入端CP接1H z脉冲源，输出端Q A、Q B接示波器，观察CP、Q A、Q B波形，描绘之。

五、实验报告

1. 列表整理各类型触发器的逻辑功能。

2. 总结JK触发器74LS112和D触发器74LS74的特点。

3. 画出JK触发器作为T'触发器时，它的CP、Q、Q端的波形图。讨论它们之间的相位和时间关系。

4. 总结图8—6电路的功能。

图8—6

六、预习要求

1. 复习有关触发器部分内容。

2. 列出各触发器功能测试表格。

3. JK触发器和D触发器在实现正常逻辑功能时R D、S D应处于什么状态？

4. 触发器的时钟脉冲输入为什么不能用逻辑开关作脉冲源，而要用单次脉冲源或连续脉冲源？

注：CMOS CC4013双D触发器逻辑功能与TTL 74LS74相同。引脚排列如图8—7所示，它的触发方式是上升边沿触发，直接置位、复位端S、R高电平起作用，触发器工作时应置R=S=0。表8—6为4013功能表。