《数字逻辑》数字时钟课程设计报告
数字逻辑电路数字钟课程设计报告模板
江苏大学计算机学院软件工程课程设计报告书课程名称数字逻辑电路课程设计总评成绩学生姓名、学号卢江涛**********学生专业班级软件工程软件1002班指导教师姓名赵念强一．设计目的（内容及功能）1、能进行正常的时、分、秒计时，用动态扫描的方式显示，需用6个数码管。
（1）用M6M5进行24进制小时的显示。
（2）用M4M3进行60进制分的显示。
（3）用M2M1进行60进制秒的显示。
2、利用按键实现“校时”、“校分”和“秒清0”功能。
（1）SA：校时键。
按下SA键时，时计数器迅速递增，按24小时循环，并且计满23时回到00。
（2）SB：校分键。
按下SB键时，分计数器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。
（3）SC：秒清零。
按下SC时，秒计数器清零。
要求按键均不产生数字跳变，因此须对“SA”、“SB”进行消抖处理。
3、能进行整点报时。
（1）在59分50、52、54、56、58秒按500Hz频率报时；（2）在59分60秒用1KHz的频率作最后一声正点报时。
4、更高要求：能进行闹时功能（1）闹时的最小时间间隙为10分钟，闹时长度为1分钟。
闹时频率可以自己设置。
（2）按下闹时按键SD后，将一个闹时时间数存入计数器内。
时钟正常运行时，闹时时间和运行的时间进行比较，当比较结果相同时输出一个启动信号，触发闹时电路工作，输出音频信号。
二、设计要求1、按自顶向下的层次化设计方法设计。
（1）顶层图（2）消抖电路用D触发器构成，SA、SB、SC为包含抖动的输入信号，而电路的输出则是一个边沿整齐的输出信号。
（3）计时（24进制计数器），计分（60进制计数器）、计秒（60进制计数器）模块可由10进制计数器连接构成，也可用VHDL语言完成。
10进制计数器需自己设计（用VHDL语言，与所做实验74160计数器相同），不能调用系统库。
（4）其他如分频电路、提供报时控制信号、闹时电路等模块用VHDL语言实现。
数字逻辑-数字时钟报告
计算机与信息工程系《数字逻辑设计课程设计》报告专业：计算机科学与技术班级：B090502学号: B09050218姓名: 汪文威报告完成日期: 2011.06.14指导教师：邹红文评语：成绩：批阅教师签名：批阅时间：可调节电子表摘要可调节电子表的电路部分分为74160设计的时分秒计数器和调节校正时钟两大组成部分。
主要用74160等芯片设计电路图，设计秒脉冲MCLK 和一个手动校正脉冲TMCLK，信号发生器产生稳定的脉冲信号，作为电子表的计时标准。
具有“时分秒”的十进制数字显示，小时为24进制，分和秒为60进制。
当正常计数时，秒脉冲连接到计数器上，手动脉冲无效，校对时间时，手动脉冲连接到计数器上，秒脉冲无效。
该电子表只对分钟和小时进行校正，可以在任意时间调节时间,在任意时间按下复位键，可将电子表复位清零。
在Quartus II仿真软件上仿真实现电子表的功能，并通过下载到实验板上上测试，结果正确。
关键词：Quartus II，脉冲，74160，实验板，LCD液晶,进制Adjustable Electronic TableABSTRACTAdjustable electronic circuit design of the divided into 74160 seconds and adjust clock counter correction two major parts. In 74160, the main design the circuit diagram, chip design MCLK second pulse and a manual correction of pulse TMCLK, signal generator produce stable pulse signal as electronic timing standards,. When the clock "with" decimal figures, for 24 hours into the system, minutes, and seconds to 60 into the system. When normal count, second pulse connected to the counter, manual pulse is invalid, proofreading time, manual pulse connected to the counter, second pulse is invalid. The electronic watch only for minutes and hours for calibration, can at any time at any time, regulating time press reset button can be cleared, electronic watch reset.In Quartus II simulation software simulation on the function of the electronic watch, and through the download to experiment and test results are correct, board.Key words: Quartus II, pulse, 74160, the board, LCD，Hexademical目录前言 (1)第1章组成电路的芯片介绍 (2)1.1 74160芯片............................................. 错误！未定义书签。
数字逻辑实验报告(数字时钟设计)
数字逻辑实验报告实验三、综合实验电路一、实验目的：通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。
二、实验原理：根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路三、实验设备与器件：主机与实验箱四、实验内容：（1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟，要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。
（2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。
（3）实验设计流程：（4）输入输出表：（5）各个功能模块的实现：A、计时功能模块的实现（电路图及说明）秒表部分及说明说明：该部分是实现功能正常计时中的秒部分的计时工作。
如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。
注解：第一个163器件：LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平VCC第二个163器件：LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平第一个163的预置位段分钟部分以及说明：说明：该部分是实现功能正常计时中的分部分的计时工作。
数字逻辑课程设计报告
数字逻辑课程设计多功能数字钟班级：学号：课程设计人：指导老师：课题：完毕时间：一、设计目旳：学会应用数字系统设计措施进行电路设计，纯熟地运用汇编语言。
二、设计任务及规定：1.记时、记分、记秒2.校时、校分、秒清03.整点报时4.时间正常显示5.闹时功能三、设计思绪：将整个闹钟分为如下几种模块，每个模块中均有详细旳各部分旳设计思绪，源代码及仿真图像，生成旳器件。
1.计时模块计小时：24进制计数器计分、计秒：60进制计数器计时间过程：计秒：1HZ计数脉冲，0~59循环计数，计数至59时产生进位信号。
计分：以秒计数器进位信号作为分计数脉冲，0~59循环计数，59时产生进位。
计时：以分计数器进位信号作为时计数脉冲，0~23循环计数，23时清0。
二十四进制计数器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 isport (clk:in std_logic;qh,ql:out std_logic_vector(3 downto 0)); end cnt24;architecture behave of cnt24 issignal q1,q0:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clk'event and clk='1')thenif(q1="0010" and q0="0011")thenq1<="0000";q0<="0000";elsif(q0="1001")thenq0<="0000";q1<=q1+'1';elseq0<=q0+'1';end if;end if;qh<=q1;ql<=q0;end process;end behave;仿真成果：图一、cnt24仿真图像六十进制计数器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 isport (clk:in std_logic;clr:in std_logic;ql,qh:out std_logic_vector(3 downto 0);c:out std_logic);end cnt60;architecture cnt of cnt60 issignal q1,q0:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif(clr='1')thenq1<="0000";q0<="0000";c<='0';elseif(clk'event and clk='1')thenif(q1="0101" and q0="1001")then-----到59 q1<="0000";q0<="0000";c<='1';elsif(q1<"0101" and q0="1001")thenq0<="0000";q1<=q1+'1';c<='0';elsif(q0<"1001") thenq0<=q0+'1';end if;end if;end if;qh<=q1;ql<=q0;end process;end cnt;仿真成果：图二、cnt60仿真图像clk qh[3..0]ql[3..0] cnt24instclkclrql[3..0]qh[3..0]c cnt60inst1图三、生成旳计数器符号2.校时模块：思绪：按下校时键，时位迅速递增，满23清0 按下校分键，分位迅速递增，满59清0注意：此时应屏蔽分进位。
江苏大学数字逻辑课程设计数字时钟【范本模板】
JIANGSU NIVERSITY 课程设计报告学院：计算机科学与通信工程班级：网络工程姓名:学号：指导老师：报告日期：2016年1月15日目录Ⅰ.设计目的 0Ⅱ。
设计内容 0Ⅲ.设计原理 0Ⅳ.具体实现 (1)(1）顶层图 (1)（2)代码 (1)1。
24进制： (1)2. 60进制： (2)3。
动态显示: (3)4。
分频器： (4)5。
二路选择器： (5)6。
整点报时： (6)7。
闹钟设置： (7)8.alarmcmp： (8)9。
消抖： (8)Ⅴ。
心得体会 (9)Ⅰ.设计目的设计一个拥有:正常的时分秒计数功能,实现校时校分清零的功能,利用扬声器实现整点报时和闹钟功能的多功能数字钟.Ⅱ.设计内容整个系统分成七个模块进行：计时模块、校时模块、整点报时模块、分频模块、动态扫描模块，动态显示模块、闹钟模块。
l、能进行正常的时、分、秒计时功能，分别由6个数码显示24小时、60分钟的计数器显示。
2、能利用实验系统上的按钮实现“校时”、“校分”功能;3、能利用扬声器做整点报时:4、定时闹钟功能5、用层次化设计方法设计该电路，用硬件描述语言编写各个功能模块。
6、报时功能。
报时功能用功能仿真的仿真验证,可通过观察有关波形确认电路设计是否正确.Ⅲ。
设计原理1 计时模块：使用一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。
二十四进制用于计时，六十进制用于计分和计秒.给秒计数器一个1hz的时钟脉冲，分计数器以秒计数器的进位作为计数脉冲，时计数器以分计数器的进位作为计数脉冲。
2 校时模块:分别按下校时键和校分键，计数器增至所需时分数，按下清零键,秒计数器归零。
此处注意事项：①按键“抖动"消除。
利用触发器,如D触发器，利用D 触发器边沿触发的特性,在除去时钟边沿来之前一瞬间之外的绝大部分时间都不能接受输入，从而实现“消抖"。
②校分时,分计数器计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号.③需要设计二路选择器对于正常计数以及校时进行选择。
数字逻辑课程设计报告 电子钟
数字逻辑课程设计报告电子钟数字逻辑课程设计报告-电子钟数字逻辑电路―课程设计报告数字逻辑课程设计报告-----多功能数字钟的同时实现一．设计目的：1.学会应用领域数字系统设计方法展开电路设计。
2.进一步提高maxplusii软件开发应用领域能力。
3.培育学生综合实验能力。
二．实验仪器与器材：1、开发软件maxplusii软件2、微机3、isp实验板se_3型isp数字实验开发系统4、打印机三．实验任务及建议设计一个多功能数字钟：1.能进行正常的时、分、秒计时功能。
1）用m6m5展开24十进制小时的表明；2）用m4m3展开60十进制分的表明；3)用m2m1进行60进制秒的显示。
2.利用按键实现“校时”、“校分”和“秒清单”功能。
1)按下sa键时，计时器快速递减，按24小时循环，并且计满23时返回00。
2)按下sb键时，计时器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。
3)按下sc，秒清零。
建议按下“sa”或“sb”均不能产生数字LBP（“sa”、“sb”按键就是存有晃动的，必须对“sa”“sb”展开窭晃动处置。
）3.能够利用实验板上的扬声器并作整点报时功能。
1）当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500hz。
2）抵达59分后60秒时为最后一声整点报时。
整点报时的频率为1kz。
4.能够惹出时1）闹时的最小时间间隙为10分钟。
2）惹出时长度为1分钟。
3）惹出时声响就是单频的。
5．用maxplusii软件设计符合以上功能要求的多功能数字钟，并用层次化设计方法设计该电路。
1）通过语言同时实现各模块的功能，然后再图画出高电路的顶层图。
2）消抖电路可以通过设计一个d触发器来实现，sa、sb、sc等为包含抖动的诸如信号，而电路的输出则是一个边沿整齐的输出信号。
3）其他的计时功能、表明功能、多路挑选功能、分频功能、报时功能和惹出时等功能模块都用vhdl语言实现。
数字逻辑EDA电子钟课程设计报告
多功能数字钟设计说明：1．系统顶层框图：各模块电路功能如下：1.秒计数器、分计数器、时计数器组成最根本的数字钟，其计数输出送7段译码电路由数码管显示。
2.基准频率分频器可分频出标准的1HZ频率信号，用于秒计数的时钟信号；分频出4HZ频率信号，用于校时、校分的快速递增信号；分频出64HZ频率信号，用于对按动"校时〞，"校分〞按键的消除抖动。
2.多功能数字钟构造框图：一、系统功能概述已完成功能1.完成时／分／秒的依次显示并正确计数，利用六位数码管显示；2.时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能；3.定时器：实现整点报时，通过扬声器发出上下报时声音；4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进展调整；5.闹钟：实现分/时闹钟设置，在时钟到达设定时间时通过扬声器响铃。
有静音模式。
待改良功能：1. 系统没有万年历功能，正在思考设计方法。
2. 应添加秒表功能。
二、系统组成以及系统各局部的设计1.时计数模块时计数模块就是一个2位10进制计数器，记数到23清零。
VHDL的RTL描述如下：----t_h.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entityt_h isport(en,clk,clr:in std_logic;dout:out std_logic_vector(7 downto 0);c:out std_logic);endt_h;architecture rtl oft_h issignal t:std_logic_vector(7 downto 0);beginprocess(en,clk,clr)variable t:std_logic_vector(7 downto 0);beginif en='1' then --异步使能if clk 'event and clk='1' thent:=t+1;if t(3 downto 0)=*"A" then --个位等于10则十位加1t(7 downto 4):=t(7 downto 4)+1;t(3 downto 0):=*"0"; --个位清零end if;if t>*"23" then --大于23清零t:=*"00";end if;end if;if clr='1' then --异步清零t:=*"00";end if;end if;dout<=t;end process;end rtl;时计数器模块仿真波形如下从仿真波形可知，当计数到23时，下一个时钟上升沿到来时就清零了，符合设计要求。
数字时钟(数字逻辑)课程设计报告
数字时钟班级：学号：姓名：指导老师：提交日期：2011年1月8日一．系统简介：使用VHDL语言编写程序完成数字时钟的功能设计，利用软件进行编译和仿真，最后利用实验箱实现系统。
二．功能简介：完成时钟的计时、调整，整点报时等基础功能，完成闹钟的设置、开启和关闭功能，整点报时的开启和关闭功能，完成日期设定和显示功能。
三．总体结构逻辑框图：四．状态图：五．各模块电路图及程序：整体电路连接图：1.总控制模块：时钟脉冲分频元件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc4_1clkdmux isport(clk:in std_logic;clk1,clk4,clk512:out std_logic);end dc4_1clkdmux;architecture clkdmux of dc4_1clkdmux is signal c1:std_logic_vector(9 downto 0); beginprocess (clk)beginif clk'event and clk='1'thenc1<=c1+1;end if;clk1<=c1(9);clk4<=c1(7);clk512<=c1(0);end process;end clkdmux;模式控制元件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc4_2mode isport(clk4,bt_m:in std_logic;mode:out std_logic_vector(1 downto 0);cr1,cr2:out std_logic);end dc4_2mode;architecture mode of dc4_2mode issignal modx:std_logic_vector(1 downto 0); signal c1,c2:std_logic;beginprocess (clk4,bt_m)beginif clk4'event and clk4='1' thenif bt_m='1' thenmodx<=modx+1;c2<='1';else c2<='0';end if;end if;if modx="00" then c1<='1';else c1<='0';end if;mode<=modx;cr1<=c1;cr2<=c2;end process;end mode;调节项目控制元件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc4_2mode isport(clk4,bt_m:in std_logic;mode:out std_logic_vector(1 downto 0); cr1,cr2:out std_logic);end dc4_2mode;architecture mode of dc4_2mode issignal modx:std_logic_vector(1 downto 0); signal c1,c2:std_logic;beginprocess (clk4,bt_m)beginif clk4'event and clk4='1' thenif bt_m='1' thenmodx<=modx+1;c2<='1';else c2<='0';end if;end if;if modx="00" then c1<='1';else c1<='0';end if;mode<=modx;cr1<=c1;cr2<=c2;end process;end mode;数码管显示元件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc4_4sel isport(clk:in std_logic;sel:out std_logic_vector(2 downto 0));end dc4_4sel;architecture sel of dc4_4sel issignal selx:std_logic_vector(2 downto 0); beginprocess (clk)beginif clk'event and clk='1'thenselx<=selx+1;end if;end process;sel<=selx;end sel;模块波形图：2.时钟模块：时钟秒调节元件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc3_1second isport(clk1,clk4,rest,bt_a:in std_logic;mode,set:in std_logic_vector(1 downto 0);sco,mcen:out std_logic;clks0,clks1:out std_logic_vector(3 downto 0)); end dc3_1second;architecture second of dc3_1second issignal s0,s1:std_logic_vector(3 downto 0);signal co,rco,cr:std_logic;beginprocess (clk1,clk4,rest,bt_a,mode,set)beginif clk4'event and clk4='1'thenif mode="01" thenif rest='1' thencr<='1';elsif set="00" and bt_a='1'thencr<='1';else cr<='0';end if;end if;end if;if cr='1'thens0<="0000";s1<="0000";elsif clk1'event and clk1='1' thenif s0="1001" and s1="0101" thenelsif s0="1001" thens0<="0000";s1<=s1+1;co<='0';else s0<=s0+1;co<='0';end if;end if;if mode="01" and set="01" and bt_a='1' then rco<=clk4;mcen<='0';else rco<=co;mcen<='1';end if;end process;clks0<=s0;clks1<=s1;sco<=rco;end second;时钟分调节元件:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc3_1minite isport(sco,mcen,clk4,rest,bt_a:in std_logic;mode,set:in std_logic_vector(1 downto 0);mco,hcen:out std_logic;clkm0,clkm1:out std_logic_vector(3 downto 0)); end dc3_1minite;architecture minite of dc3_1minite issignal m0,m1:std_logic_vector(3 downto 0);signal rco,co,cr:std_logic;beginprocess (sco,mcen,clk4,rest,bt_a,mode,set)beginif mode="01" and rest='1' thencr<=rest;else cr<='0';end if;if cr='1' thenm0<="0000";m1<="0000";elsif sco'event and sco='1' thenif m0="1001" and m1="0101"thenm0<="0000";m1<="0000";if mcen='1' then co<='1';else co<='0';end if;elsif m0="1001" thenelsem0<=m0+1;co<='0';end if;end if;if mode="01" and set="10" and bt_a='1' then rco<=clk4;hcen<='0';else rco<=co;hcen<='1';end if;end process;clkm0<=m0;clkm1<=m1;mco<=rco;end minite;时钟小时调节元件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc3_1hour isport(mco,hcen,clk4,rest,bt_a:in std_logic;mode,set:in std_logic_vector(1 downto 0);hco,dcen:out std_logic;clkh0,clkh1:out std_logic_vector(3 downto 0)); end dc3_1hour;architecture hour of dc3_1hour issignal h0,h1:std_logic_vector(3 downto 0);signal rco,co,cr:std_logic;beginprocess (mco,hcen,clk4,rest,bt_a,mode,set)beginif mode="01" and rest='1' thencr<=rest;else cr<='0';end if;if cr='1' thenh0<="0000";h1<="0000";elsif mco'event and mco='1' thenif h0="1001" and h1="0101"thenh0<="0000";h1<="0000";if hcen='1' then co<='1';else co<='0';end if;elsif h0="1001" thenh0<="0000";h1<=h1+1;co<='0';elseh0<=h0+1;co<='0';end if;end if;if mode="11" and set="00" and bt_a='1' then rco<=clk4;dcen<='0';else rco<=co;dcen<='1';end if;end process;clkh0<=h0;clkh1<=h1;hco<=rco;end hour;时钟模块波形图：3.闹钟模块：闹钟分调节元件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc3_2alminite isport(clk4,bt_a:in std_logic;mode,set:in std_logic_vector(1 downto 0);alm0,alm1:out std_logic_vector(3 downto 0)); end dc3_2alminite;architecture alarm of dc3_2alminite issignal m0,m1:std_logic_vector(3 downto 0);signal co:std_logic;beginprocess (clk4,bt_a,mode,set)beginif clk4'event and clk4='1'thenif mode="10"and set="00" and bt_a='1'then if m0="1001"and m1="0101"thenm0<="0000";m1<="0000";elsif m0="1001" thenm0<="0000";m1<=m1+1;elsem0<=m0+1;end if;end if;end if;end process;alm0<=m0;alm1<=m1;end alarm;闹钟小时调节元件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc3_2alhour isport(clk4,bt_a:in std_logic;mode,set:in std_logic_vector(1 downto 0);alh0,alh1:out std_logic_vector(3 downto 0)); end dc3_2alhour;architecture alhour of dc3_2alhour issignal h0,h1:std_logic_vector(3 downto 0); beginprocess (clk4,bt_a,mode,set)beginif clk4'event and clk4='1'thenif mode="10"and set="01" and bt_a='1'thenif h0="0010"and h1="0100"thenh0<="0000";h1<="0000";elsif h0="1001" thenh0<="0000";h1<=h1+1;elseh0<=h0+1;end if;end if;end if;end process;alh0<=h0;alh1<=h1;end alhour;闹钟与时钟比较控制模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc3_2alcontrol isport(clk,clk1,clk512:in std_logic;alc:in std_logic_vector(1 downto 0);clks0,clks1,clkm0,clkm1,clkh0,clkh1,alm0,alm1,alh0,alh1:instd_logic_vector(3 downto 0);alarm:out std_logic);end dc3_2alcontrol;architecture alcontrol of dc3_2alcontrol issignal al,al0,al1:std_logic;beginprocess(clk,clk1,clk512,clks0,clks1,clkm0,clkm1,clkh0,clkh1,alm0,alm1,alh0,a lh1,alc)beginif clkm0="1001" and clkm1="0101" and clks1="0101"thenif clks0="0001"then al<=clk512;elsif clks0="0011"then al<=clk512;elsif clks0="0101"then al<=clk512;elsif clks0="0111"then al<=clk512;elsif clks0="1001"then al<=clk;else al<='0';end if;else al<='0';end if;if clkm0=alm0 and clkm1=alm1 and clkh0=alh0 and clkh1=alh1 then if clks1="0000" and clk1='1'thenal0<=clk;else al0<='0';end if;else al0<='0';end if;if alc="00" thenal1<=(al or al0);elsif alc="01" thenal1<=al;elsif alc="10" thenal1<=al0;elsif alc="11" thenal1<='0';end if;end process;alarm<=al1;end alcontrol;闹钟与时钟比较控制模块波形图：4.日期模块日期日调整元件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc3_3day isport(hco,dcen,clk4,bt_a,sm1,sm2:in std_logic;mode,set:in std_logic_vector(1 downto 0);dco:out std_logic;day0,day1:out std_logic_vector(3 downto 0)); end dc3_3day;architecture day of dc3_3day issignal d0,d1:std_logic_vector(3 downto 0);signal rco,co:std_logic;beginprocess (hco,dcen,clk4,bt_a,mode,set)beginif hco'event and hco='1' thenif sm1='1' thenif d0="1000" and d1="0010"thend0<="0000";d1<="0000";if dcen='1' then co<='1';else co<='0';end if;elsif d0="1001" thend0<="0000";d1<=d1+1;co<='0';elsed0<=d0+1;co<='0';end if;elsif sm2='1' thenif d0="0000" and d1="0011"thend0<="0000";d1<="0000";if dcen='1' then co<='1';else co<='0';end if;elsif d0="1001" thend0<="0000";d1<=d1+1;co<='0';elsed0<=d0+1;co<='0';end if;elseif d0="0001" and d1="0011"thend0<="0000";d1<="0000";if dcen='1' then co<='1';else co<='0';end if;elsif d0="1001" thend0<="0000";d1<=d1+1;co<='0';elsed0<=d0+1;co<='0';end if;end if;end if;if mode="11" and set="01" and bt_a='1' then rco<=clk4;else rco<=co;end if;end process;day0<=d0;day1<=d1;dco<=rco;end day;日期月调整元件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dc3_3month isport(dco:in std_logic;sm1,sm2:out std_logic;mon0,mon1:out std_logic_vector(3 downto 0)); end dc3_3month;architecture month of dc3_3month issignal m0,m1:std_logic_vector(3 downto 0);signal month:std_logic_vector(7 downto 0);beginprocess (dco)beginif dco'event and dco='1' thenif m0="0010" and m1="0001" thenm0<="0000";m1<="0000";elsif m0="1001" thenm0<="0000";m1<=m1+1;else m0<=m0+1;end if;end if;month<=m1&m0;if month="00000010" thensm1<='1';sm2<='0';elsif month="00000100" or month="00000110" or month="00001001" or month="00010001" thensm1<='0';sm2<='1';else sm1<='0';sm2<='0';end if;end process;mon0<=m0;mon1<=m1;end month;四(与附加四信号)选一选择器：library ieee;use ieee.std_logic_1164.all;entity dc2_2mux18 isport(m0,m1,h0,h1:in std_logic_vector(3 downto 0);sel:in std_logic_vector(2 downto 0);y:out std_logic_vector(3 downto 0));end dc2_2mux18;architecture mux18 of dc2_2mux18 isbeginprocess (m0,m1,h0,h1,sel)begincase sel iswhen "000"=>y<=m0;when "001"=>y<=m1;when "010"=>y<="1111";when "011"=>y<=h0;when "100"=>y<=h1;when others=>y<="1111";end case;end process;end mux18;日期模块波形图：5.显示驱动模块数码管动态显示选择元件：library ieee;use ieee.std_logic_1164.all;entity dc1_1choice isport(clk1:in std_logic;set:in std_logic_vector(1 downto 0);sel:in std_logic_vector(2 downto 0);g:out std_logic_vector(7 downto 0));end dc1_1choice;architecture drive of dc1_1choice isbeginprocess (set,sel)beginif set="00" and sel="000" and clk1='1'theng<="00000000";elsif set="00" and sel="001" and clk1='1'then g<="00000000";elsif set="01" and sel="011" and clk1='1'theng<="00000000";elsif set="01" and sel="100" and clk1='1'theng<="00000000";elsif set="10" and sel="110" and clk1='1'theng<="00000000";elsif set="10" and sel="111" and clk1='1'theng<="00000000";elsecase sel iswhen"000"=>g<="00000001";when"001"=>g<="00000010";when"010"=>g<="00000100";when"011"=>g<="00001000";when"100"=>g<="00010000";when"101"=>g<="00100000";when"110"=>g<="01000000";when others=>g<="10000000";end case;end if;end process;end drive;三选一多路数据选择器：library ieee;use ieee.std_logic_1164.all;entity dc1_2mux13 isport(clock,date,alarm:in std_logic_vector(3 downto 0); mode:in std_logic_vector(1 downto 0);y:out std_logic_vector(3 downto 0));end dc1_2mux13;architecture mux13 of dc1_2mux13 isbeginprocess (clock,date,alarm,mode)begincase mode iswhen "00"=>y<=clock;when "01"=>y<=clock;when "10"=>y<=alarm;when "11"=>y<=date;when others=>y<=clock;end case;end process;end mux13;七段译码器：library ieee;use ieee.std_logic_1164.all;entity dc1_3display isport(x:in std_logic_vector(3 downto 0);segout:out std_logic_vector(6 downto 0));end dc1_3display;architecture disay of dc1_3display isbeginprocess (x)begincase x iswhen "0000"=>segout<="1111110";when "0001"=>segout<="0110000";when "0010"=>segout<="1101101";when "0011"=>segout<="1111001";when "0100"=>segout<="0110011";when "0101"=>segout<="1011011";when "0110"=>segout<="1011111";when "0111"=>segout<="1110000";when "1000"=>segout<="1111111";when "1001"=>segout<="1111011";when "1010"=>segout<="1001001";when "1011"=>segout<="1000001";when "1100"=>segout<="0001001";when others=>segout<="0000001";end case;end process;end disay;六．心得体会这是一次数字逻辑的整体练兵，本次课程设计，是对VHDL数字逻辑电子设计技术的进一步掌握，也是对MAX+PLLUS设计工具应用的进一步了解。
数字逻辑课程设计(数字时钟)
武汉纺织大学《数字逻辑》课程设计报告题目：院系：专业班级：学号：学生姓名：指导教师：年月日一、引言《数字逻辑》课程设计是配合本课程课堂和实验教学的一个实践性教学环节。
其目的是巩固所学知识，提高实验动手能力，加强综合应用能力，启发创新思维。
其任务是让学生通过动手动脑进行大中型数字逻辑电路的设计、仿真、调试，巩固和应用所学的理论和实验技能；掌握应用EDA开发工具设计大中型数字电路系统的设计流程、仿真、检测技术直至下载到FPGA物理器件进行实际物理测试的能力；提高设计能力和实验技能，为以后进行毕业设计、电子电路的综合设计、研制电子产品等打下基础。
二、系统介绍1.设计平台介绍1)本次《数字逻辑》课程设计使用Altera公司的PLD/FPGA开发软件QuartusⅡ11.0和机房SOPC EDA工具箱。
2)本课程设计使用EP3C80F484C8逻辑芯片，需用Quartus创建一个工程，完成工程中各部分设计后画出总电路图，经过编译后分配管脚，下载到芯片中，在试验箱上连接导线，实现设计。
2.知识点及技术难点分析1)本次课程设计涉及到的知识点主要有：VHDL硬件语言、八段段显示器（数码管）相关知识、时序电路设计、EDA软件及试验箱的使用等。
2)其中较难的是时序电路的设计及EDA软件的使用。
三、设计任务及设计原理1.设计任务此次课程设计课题为数字电子逻辑电路设计，需在试验箱上实现一个24小时制动态显示的数字时钟，具有小时，分钟和秒的显示，且具有整点报时效果（例如在10:59:00开始，每隔2秒发出一次声音，前四次低频率，最后进位时发出高频率声响。
）2.设计原理1)这次课题中需用VHDL硬件语言编出秒钟、分钟、24小时制时钟、8选1数据选择器、八进制计数器、译码器、控制器等7个器件的功能。
2)用控制器实现控制整点报时，快速调小时、分钟，清零秒钟，分频功能。
4HZ脉冲信号经过控制器分频得到1HZ脉冲，512HZ和1024HZ脉冲控制蜂鸣器发出低频率和高频率声音3)秒钟由控制器分频的1HZ频率脉冲控制4)分钟正常情况下由秒钟的进位输出作为脉冲信号控制，在快速调整时间时由4HZ脉冲控制5)时钟同分钟一样。
数字逻辑课设报告数字电子钟
课程设计(综合实验)报告题目：第四个实验数字电子钟院系：计算机科学系班级：计算计科学与技术1班学号：学生姓名：队员姓名：指导教师：《数字逻辑》综合实验任务书一、目的与要求1 目的1.1综合实验是教学中必不可少的重要环节，通过综合实验巩固、深化和扩展学生的理论知识与初步的专业技能，提高综合运用知识的能力，逐步增强实际工程训练。
1.2注重培养学生正确的设计思想，掌握综合实验的主要内容、步骤和方法。
1.3培养学生获取信息和综合处理信息的能力、文字和语言表达能力以及协作工作能力。
1.4提高学生运用所学的理论知识和技能解决实际问题的能及其基本工程素质。
2.要求2.1 能够根据设计任务和指标要求，综合运用电子技术课程中所学到的理论知识与实践技能独立完成一个设计课题。
2.2根据课题需要选择参考书籍，查阅手册、图表等有关文献资料。
要求通过独立思考、深入钻研综合实验中所遇到的问题，培养自己分析、解决问题的能力。
2.3进一步熟悉常用电子器件的类型和特性，掌握合理选用的原则。
2.4学会电子电路的安装与调试技能，掌握常用仪器设备的正确使用方法。
利用“观察、判断、实验、再判断”的基本方法，解决实验中出现的问题。
2.5学会撰写综合实验总结报告。
2.6通过综合实验，逐步形成严肃认真、一丝不苟、实事求是的工作作风和科学态度，培养学生树立一定的生产观点、经济观点和全局观点。
要求学生在设计过程中，坚持勤俭节约的原则，从现有条件出发，力争少损坏元件。
2.7在综合实验过程中，要做到爱护公物、遵守纪律、团结协作、注意安全。
二、主要内容数字电子钟设计一台能显示时﹑分、秒的数字电子钟，要求如下：1）秒﹑分为00—59六十进制计数器，时为00—23二十四进制计数器；2）可手动校正：可分别对秒﹑分﹑时进行手动脉冲输入调整或连续脉冲输入校正，（校正时不能输出进位）。
元器件选择74LS162：4块与非门74LS00：2块共阳数码管LED 74LS161：2块 GAL16V8：2块晶体振荡器：1MHZ GAL20V8：1块 TDS-4实验箱导线若干所需要器件的图片如下1同步十进制计数器74LS162 3输入正与非门74LS002异步十六进制计数器74LS161 4 GAL20V8一、 设计（实验）正文数字钟实际上是一个对标准频率（1HZ ）进行计数的计数电路。
数字逻辑数字钟设计课设报告
J I A N G S U U N I V E R S I T Y数字逻辑课程设计学生姓名：专业班级：学号：指导老师：VHDL的特点VHDL是一种用普通文本形式设计数字系统的硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口，可以在任何文字处理软件环境中编辑。
除了含有许多具有硬件特征的语句外，其形式、描述风格及语法十分类似于计算机高级语言。
VHDL程序将一项工程设计项目（或称设计实体）分成描述外部端口信号的可视部分和描述端口信号之间逻辑关系的内部不可视部分，这种将设计项目分成内、外两个部分的概念是硬件描述语言（HDL）的基本特征。
当一个设计项目定义了外部界面（端口），在其内部设计完成后，其他的设计就可以利用外部端口直接调用这个项目。
VHDL的主要特点如下：(1）作为HDL的第一个国际标准，VHDL具有很强的可移植性。
(2）具有丰富的模拟仿真语句和库函数，随时可对设计进行仿真模拟，因而能将设计中的错误消除在电路系统装配之前，在设计早期就能检查设计系统功能的可行性，有很强的预测能力。
(3）VHDL有良好的可读性，接近高级语言，容易理解。
(4）系统设计与硬件结构无关，方便了工艺的转换，也不会因工艺变化而使描述过时。
(5）支持模块化设计，可将大规模设计项目分解成若干个小项目，还可以把已有的设计项目作为一个模块调用。
(6）对于用VHDL完成的一个确定设计，可以利用EDA工具进行逻辑综合和优化，并能自动地把VHDL描述转变成门电路级网表文件。
(7）设计灵活，修改方便，同时也便于设计结果的交流、保存和重用，产品开发速度快，成本低。
VHDL是一种快速的电路设计工具，其功能涵盖了电路描述、电路合成、电路仿真等设计工作。
VHDL具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门电路级三个不同层次的设计，能够完成从上层到下层（从抽象到具体）逐层描述的结构化设计思想。
用VHDL设计电路主要的工作过程是：(1）编辑。
《数字逻辑》数字时钟课程设计报告
《数字逻辑》课程设计报告题目数字时钟学院（部）信息工程学院专业计算机科学与技术班级计算机一班学生姓名学号201324026 月29 日至7 月 3 日共1 周指导教师（签字）题目一．摘要：钟表的数字化给人们的生产生活带来了极大的方便，并且极大的扩展了钟表原先的报时功能。
诸如定时自动报有这些，都是以钟表数字化为基础的。
因此，研究数字钟及扩大其应用，有着非常警、学校的按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯，甚至各种定时电气的自启用等。
所现实的意义。
本次数电课设我组设计的数字时钟是由石英晶体振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路和计时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器在七段显示器上显示时间。
二．关键词：校时计时报时分频石英晶体振荡器三．技术要求：1、有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能；2、有计时功能，时钟不会在计时的时候停下。
计时范围是0~99秒；3、有闹铃功能，闹铃响的时间由使用者自己设置，闹铃时间至少一分钟；4、要在七段显示器（共阴极6片）显示时间；5、电子钟要准确正常地工作。
四、方案论证与选择：钟表的是长期使用的器件，误差容易积累由此增大。
所以要求分频器产生的秒脉冲要极其准确。
而石英晶体产生的信号是非常稳定的，所以我们使用石英晶体产生的信号经过分频电路作为秒脉冲。
秒脉冲信号经过6级计数器，分别得到“秒”、“分”、“时”的个位、十位的计时。
由实际的要求，“秒”、“分”计数器为60进制的计数器，小时为24进制。
由于74LS160十进制加法计数器易于理解使用，我们在设计各个计数器时都是由采用74LS160芯片级联构成。
在计时部分，最小单位是0.01s，我们采用555多谐振荡器产生100HZ的信号作为秒脉冲进入一个4级计数器，计时范围是0~99秒。
石英晶体我们选择的是振荡频率为2ⁿ（我们找到的最小振荡频率为n=15），与四个74LS161组成的计数器来分频，使振荡频率变为1HZ,这样秒脉冲就产生了。
数字逻辑数字时钟课程设计报告
4.2 EWB24 小时计时数字钟基本功能仿真结果 ....................................... 14 4.3EWB 电子钟整体仿真结果 ..................................................... 15 结束语 ........................................................................... 16
选用 EWB 软件，以计算机作为载体。通过使用 EWB 软件，设计实现一个 24 小
第二章
设计总体方案
8
4 计算机学院数字系统课程设计
2.1 总体方案框图
图 2.1 总体方案框图
2.2 设计原理
由 555 定时器构成的振荡器产生稳定的 1Hz 的脉冲信号，作为标准秒脉冲。秒计数
器计 60 后向分计数器进位，分计数器计满 60 后向小时进位，小时计数器设置成 24 进 制计数器，满 24 后清零，重新开始计时。计数器的输出直接送到 LED 显示器。计时出 现误差时可以用校时电路进行校时，校分，校时电路是由一开关接到一个高电位上，当 全按一下开关就传来一个高位脉冲，计数器加一。
2.1 总体方案框图 .............................................................. 4 2.2 设计原理 .................................................................. 4 2.3 元器件的选择及功能分析 ..................................................... 5 2.3.1 选择器件 ............................................................ 5 2.3.2 555 定时器的应用 ..................................................... 5 2.3.3 74290 的应用 ......................................................... 7 2.3.4 与门 ................................................................. 8 第三章 功能模块 ................................................................... 9 3.1 单元电路的设计 ............................................................ 9 3.1.1 秒脉冲发生器......................................................... 9 3.1.2 时间技术单元 ........................................................ 10 3.2 总体设计电路图 ............................................................ 12 第四章 EWB24 小时计时数字钟仿真结果 .............................................. 13
数字逻辑课程设计 数字钟的设计 包括完整电路图
数字逻辑课程设计报告数字钟的设计与制作一、设计任务和基本要求 (1)二、原理分析与电路设计 (1)1、数字钟的构成 (1)2、数字钟的工作原理与电路设计 (1)1)振荡器 (1)2) 计数器 (2)3) 译码显示电路 (3)4) 校时电路 (3)5) 整点报时电路 (6)三、系统元器件的功能和作用 (6)1、74LS90芯片的功能和作用 (6)2、74LS47芯片 (6)3、半导体共阴极数码管 (6)四、整机电路设计 (6)五、系统调试 (6)总结与建议 (6)参考文献 (7)一、设计任务和基本要求：1、秒、分为00～59六十进制计数器。
2、时为00～23二十四进制计数器。
3、周显示从1～7为七进制计数器。
4、可手动校正，且具有整点报时功能。
5、用LED数码管作为显示器件。
总体方案：干电路系统由秒信号发生器、“星期、时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。
二、原理分析与电路设计：1、数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路所示为数字钟的总体电路框图。
2、数字钟的工作原理与电路设计1)振荡器：用信号发生器产生1 Hz脉冲信号2)计数器：秒计数器和分计数器都采用两块74LS90接成60进制计数器，如图所示。
时计数器则采用两块74LS90接成24进制计数器，如图所示。
星期计数器采用一块74LS90芯片接成7进制计数器。
如图所示。
图74LS90接成60进制计数器图1.3 74LS90接成24进制计数器图1.4 74LS90接成7进制计数器秒脉冲信号经秒计数器累计，达到60时，向分计数器送出一个分脉冲信号。
分脉冲信号再经过分计数器累计，达到60时，向时计数器送出一个时脉冲信号。
时脉冲信号再经过时计数器累计，达到24时，向星期计数器送出一个星期脉冲信号，星期脉冲信号在经过星期计数器累计，达到7时进行复位归零。
数字时钟课程设计报告 逻辑电路
数字钟课程设计报告班级08级自动化2班姓名聂文强学号2008550221指导老师肖业伟日期2010.11.10数字钟课程设计报告一、设计目的通过设计与实践，制作出具有准确显示小时、分、秒的数字钟，且可以校时。
二、功能要求以数字形式显示时、分、秒的时间，小时计数器要求“2翻1”，并要求能手动快校时、快校分或慢校时、慢校分。
三、所需器件及其功能1、七段显示共阴数码管（6个）：数码管是一种半导体发光器件，其基本单元是发光二极管。
共阴数码管是指将所有发光二极管的阴极接到一起形成公共阴极(COM)的数码管。
共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平时，相应字段就点亮。
当某一字段的阳极为低电平时，相应字段就不亮。
2、74LS48(6个):七段译码器。
74LS48引脚图3、74LS160(6个)：十进制同步计数器。
其引脚图如下图所示：74LS160引脚图4、555定时器（1个）：555 定时器是一种模拟和数字功能相结合的中规模集成器件。
外接几个电阻和电容可以形成多谐振动器，可以产生脉冲。
5、74LS00（2个）：四2输入与非门。
74LS00引脚图6、74LS04（1个）：六反向器。
74LS04引脚图7、74LS20(1个)：双四输入与非门。
74LS20引脚图8、10uF电容（2个），10nF电容（2个）9、3.3KO电阻（2个），3KO电阻（1个），68KO电阻（1个），2KO可调电阻(1个)10、导线若干11、电路板（1块）需要用到的工具：剥线钳，电烙铁，烙铁架，焊锡，万用表，示波器，电源，镊子。
四、设计步骤1. 数字电子计时器组成原理数字电子计时器的结构框图如下图所示：2、用74LS160实现12进制计数器用整体置零法构成的12进制计数器3、校时电路当接通电源或时钟走时出现误差时，都需要进行时间的校准。
校时是数字钟应用的基本功能，一般电子钟都有时、分、秒校时的功能。
数字逻辑课程设计数字时钟课程设计数电课程设计 数字电子技术
数字逻辑课程设计课题名称数字时钟班级姓名指导教师日期 2008-6-24前言自从它被发明的那天起，就成为人们生活中必不可少的一种工具，尤其是在现在这个讲究效率的年代，时钟更是在人类生产、生活、学习等多个领域得到广泛的应用。
然而随着时间的推移，人们不仅对于时钟精度的要求越来越高，而且对于时钟功能的要求也越来越多，时钟已不仅仅是一种用来显示时间的工具，在很多实际应用中它还需要能够实现更多其它的功能。
诸如闹钟功能、日历显示功能、温度测量功能、湿度测量功能、电压测量功能、频率测量功能、过欠压报警功能等。
钟表的数字化给人们的生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。
诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。
可以说，设计多功能数字时钟的意义已不只在于数字时钟本身，更大的意义在于多功能数字时钟在许多实时控制系统中的应用。
在很多实际应用中，只要对数字时钟的程序和硬件电路加以一定的修改，便可以得到实时控制的实用系统，从而应用到实际工作与生产中去。
因此，研究数字时钟及扩大其应用，有着非常现实的意义。
数字钟从原理上讲是一种典型的数字电路,其中包括了组合逻辑电路和时序电路.目前,数字钟的功能越来越强,并且有多种专门的大规模集成电路可供选择.目录前言 (2)目录 (2)题目 (2)摘要 (2)关键字 (3)设计要求 (3)正文 (3)1电路结构与原理图 (3)2数码显示器 (3)60进制计数和24进制计数 (4)校时 (7)振荡器 (8)3.计算、仿真的过程和结果 (9)鸣谢 (11)元器件清单 (11)参考文献 (11)总结与体会 (11)教师评语 (12)数字时钟的课程设计摘要:数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字逻辑电路课程设计__数字钟
《数字逻辑》课程设计实验报告书题目：数字钟姓名：专业：班级：学号：指导教师：目录一、设计任务要求 (3)二、设计思想及说明 (4)三、设计和实现过程 (4)四、经验、体会总结 (12)五、参考文献 (13)一、设计任务与要求设计任务：设计一个具有整点报时功能的数字钟要求：1、设计一个有“时”、“分”、“秒”（11小时59分59秒）显示且有校时功能的数字钟。
2、有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间。
3、计时过程具有整点报时功能，当时间到达整点前10秒进行报时。
4、用中小规模集成电路组成数字钟，并在实验箱上进行组装、调试。
5、画出框图和逻辑电路图。
功能：1、计时功能：要求准确计时，以数字形式显示时、分、秒的时间。
小时的计时要求为“12翻1”。
2、校时功能：当数字钟接通电源或者计时出现误差时，需要校正时间（简称校时）。
校时是数字钟应具备的基本功能，一般电子手表都具有时、分、秒等校时功能。
为使电路简单，这里只进行分和小时的校时。
对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。
校时方式有“快校时”和“慢校时”两种。
“快校时”是通过开关控制，使计数器对1Hz的校时脉冲计数。
“慢校时”是用手动产生单脉冲作校时脉冲。
3、仿广播电台整点报时：每当数字钟计时快要到整点时发出声响；通常按照4低音1高音的顺序发出间断声响；以最后一声高音结束的时刻为整点时刻。
二、设计思想及说明数字钟原理框图下图所示，电路一般包括以下几个部分：切换电路、时分秒计数器、校时电路、整点报时电路及星期显示电路。
其基本原理是:秒计数器按“60进制”向分计数器进位，分计数器按“60进制”向时计数器进位，小时计数器按“24进制”规律计数，计数器经译码器送到显示器。
计数出现误差可用校时电路进行校时，校分，并具有可整点报时功能。
电路组成框图：三、设计和实现过程1.各元件功能74LS160：可预置BCD异步清除器，具有清零与置数功能的十进制递增计数器。
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《数字逻辑》课程设计报告
题目数字时钟
学院（部）信息工程学院
专业计算机科学与技术
班级计算机一班
学生姓名
学号20132402
6 月29 日至
7 月 3 日共1 周
指导教师（签字）
题目
一．摘要：
钟表的数字化给人们的生产生活带来了极大的方便，并且极大的扩展了钟表原先的报时功能。
诸如定时自动报有这些，都是以钟表数字化为基础的。
因此，研究数字钟及扩大其应用，有着非常警、学校的按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯，甚至各种定时电气的自启用等。
所现实的意义。
本次数电课设我组设计的数字时钟是由石英晶体振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路和计时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器在七段显示器上显示时间。
二．关键词：
校时计时报时分频石英晶体振荡器
三．技术要求：
1、有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能；
2、有计时功能，时钟不会在计时的时候停下。
计时范围是0~99秒；
3、有闹铃功能，闹铃响的时间由使用者自己设置，闹铃时间至少一分钟；
4、要在七段显示器（共阴极6片）显示时间；
5、电子钟要准确正常地工作。
四、方案论证与选择：
钟表的是长期使用的器件，误差容易积累由此增大。
所以要求分频器产生的秒脉冲要极其准确。
而石英晶体产生的信号是非常稳定的，所以我们使用石英晶体产生的信号经过分频电路作为秒脉冲。
秒脉冲信号经过6级计数器，分别得到“秒”、“分”、“时”的个位、十位的计时。
由实际的要求，“秒”、“分”计数器为60进制的计数器，小时为24进制。
由于74LS160十进制加法计数器易于理解使用，我们在设计各个计数器时都是由采用74LS160芯片级联构成。
在计时部分，最小单位是0.01s，我们采用555多谐振荡器产生100HZ的信号作为秒脉冲进入一个4级计数器，计时范围是0~99秒。
石英晶体
我们选择的是振荡频率为2ⁿ（我们找到的最小振荡频率为n=15），与四个74LS161组成的计数器来分频，使振荡频率变为1HZ,这样秒脉冲就产生了。
闹钟的设计可以由使用者自己设计闹铃响的时间，当“时”、“分”跟时钟显示的一样时闹铃就开始响，知直到一分钟之后“分”位进一时闹铃才停止响动。
五、方案的原理框图：
六、总体电路图：
①计时电路（刘强负责）：
②石英晶体振荡电路&分频器（程亚飞负责）：
③显示器（刘强负责）：
④主要计时电路&校时（席辉负责）：
⑤闹铃电路（程亚飞负责）：
⑥电路的连接和显示屏的切换（席辉负责）：
我设计的是计时电路，使用的是555多谐振荡电路，1R =67.5k Ω，2R =54k Ω， C=0.082μF 。
由于计数器的最小单位是0.01s ，所以要求振荡器输出的信号是100HZ ，在该电路中，振荡电路产生的输出信号u=1÷[C ㏑2(1R +22R )]≈100.2HZ ，误差大概为0.2％。
555多谐振荡电路产生的100HZ 的脉冲接入四个级联的74LS160十进制加法器构成的计数器上，每个74LS160都是十计数器，每个74LS160十进制加法器接一个七段译码显示器用以显示计数时间。
而控制端是由用集成与非门构成的基本RS 触发器，属于低电平直接触发的触发器，有直接置位、复位的功能。
控制端主要是控制与555振荡器的输出信号的与门的打开与关闭。
K1按下时开始计时，K2按下时停止计数，再按下K1继续计时；K3按下时清零，K4按下时就可以重新开始计时。
与石英晶体振荡器相连的分频器使用的
是四片级联的74LS161十六进制加法计数器。
其他计数器的级联芯片都是用74LS160十进制加法计数器。
八、收获与体会：
经过一个学期的数字逻辑学习和一场数字逻辑考试之后，我们迎来了这次数字逻辑的课设。
老师是一个负责任的老师，对我们要求严格。
但是在答辩的时候又毫不吝啬地指导我们找到新思路，并且要求每个同学都有自己的东西，不允许打酱油的事情发生。
我们在一开始选择试验的时候出现了偏差，因为我们组选择了一个比较容易的题——数字时钟。
老师也多次表示这个题目实在太简单了，要求应该添加新的功能。
所以就有了计时功能和闹铃功能。
三人分工做这个课设，我所负责的是计时功能和显示器这一块，显示器挺简单的，所以主要是做计时功能这一块。
虽然看起来简单，但是实现起来总是有不尽人意的地方。
我们这次数电课设从网上和图书馆各种资料中确实学到了很多东西，通过这次实验，了解了常用的芯片的使用，还有石英晶体振荡器和555多谐振荡器的使用。
我们现在的水平还很低，虽然实现了电子时钟的基本功能，但是要做一个功能跟现在市场上的电子表差不多的电子时钟还是很难的。
所以我们的能力还不够，数字逻辑的海洋是广无边际的。
我们还需要努力学习数字逻辑知识。
这次数字逻辑课设，三人组也讨论过很多东西，每个人都有他不同的想法。
新颖的设计不全是一个人提出来的，团队的力量大于三人力量之和。
当然团队的分工也会让我们的工作更加轻松愉快。
九、参考文献：
[1] 张宪，张大鹏. 《详解实用电子电路128例》北京：化学工业出版社，2013.4
[2] 林涛. 《数字电子技术基础》.第二版北京：清华大学出版社，2012.4
[3] 刘常澍. 《数字逻辑电路》北京：高等教育出版社，2008.9
[4] 王泽宝，赵博. 《数字电路实验典型范例剖析》北京：人民邮电出版社，2004.5
[5] 侯传教. 《数字逻辑电路与实验》北京:电子工业出版社，2009.7
[6] 范文兵，李浩亮，李敏. 《数字电路与逻辑设计习题解答及实验指导》北京：清华大学出版社，2013.8
十、元器件明细表，附图：
①七段数码管 6个
②7447七段显示译码器 6片
③74LS161 4片
④74LS160 14片
2）HZ石英晶体 1片
⑤32768（15
⑥555定时器 1片
⑦响铃 1个
⑧67.5kΩ电阻、54kΩ电阻各一个和3kΩ电阻若干、0.082μF电容和0.01μF电容各一个
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