VHDL的代码(编码器设计)
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
library ieee;
use ieee.std_logic_1164.all;
entity bianmaqi is
port(a:in std_logic_vector(7 downto 0) y:out std_logic_vector(2 downto 0)); end bianmaqi;
architicture one of bianmaqi is
begin
case a is when"00000001"=>y<='000'; when"00000010"=>y<="001"; when"00000100"=>y<="010"; when"00001000"=>y<="011"; when"00010000"=>y<="100"; when"00100000"=>y<="101"; when"01000000"=>y<="110"; when"10000000"=>y<="111";
when others=>y<="000"
end case;
end process;
end one;