信号完整性基础系列之十二——扩频时钟(SSC)及其测量方法
展频时间分辨测量方法
展频时间分辨测量方法《展频时间分辨测量方法，包你一学就会！》嗨，我的好朋友们！今天我要给你们分享一个超级厉害的东西——展频时间分辨测量方法。
这可是个能让你在相关领域大展身手的秘籍哦！首先呢，咱们得准备好工具。
就像你要出门旅行，得先把行李收拾好一样。
咱们需要高精度的计时器、稳定的信号发生器，还有能精确分析数据的软件。
这些工具就像是你的旅行背包里的必备品，少了哪一个都不行。
接下来，设置好实验环境。
这一步很关键哦，想象一下你在布置一个超级秘密的作战基地。
要保证没有外界的干扰，就像你在考试的时候不能有别人在旁边唱歌跳舞打扰你一样。
把温度、湿度都控制在合适的范围内，不然这些因素就会像调皮的小鬼，把你的测量结果搞得乱七八糟。
然后，连接好各种设备。
这就好比给你的机器人玩具装上胳膊和腿，线要插对孔，螺丝要拧紧。
可别弄得像我上次一样，手忙脚乱地把线插错了，结果半天都没弄好，还被朋友笑话了一通。
开始发送测试信号啦！这时候，你要像个指挥官一样，果断地按下那个发送按钮。
看着信号像小火箭一样飞出去，心里那叫一个爽。
在信号发送的过程中，用咱们的高精度计时器准确地记录时间。
这就像是给小火箭的飞行轨迹拍照，每一个瞬间都不能错过。
收集到数据之后，就得进行分析啦。
这就像是从一堆拼图碎片里找出规律，把它们拼成一幅完整的画面。
要仔细，要有耐心，可别像我有时候粗心大意，把重要的碎片给忽略了。
分析数据的时候，注意那些异常值。
它们就像是混入羊群的狼，得把它们揪出来。
有时候一个异常值就能把整个结果带偏，所以千万不能放过它们。
最后，得出结论。
这就是你努力的成果，就像你辛苦种了一季的庄稼，终于到了收获的时候。
看看你的测量结果是不是符合预期，如果不是，别灰心，重新检查步骤，再来一次。
总之，展频时间分辨测量方法虽然听起来有点复杂，但只要咱们一步一步来，就像走楼梯一样，稳稳当当的，肯定能掌握。
记住，准备好工具，布置好环境，连接好设备，准确发送和记录信号，认真分析数据，揪出异常值，最后得出可靠的结论。
SSC扩频时钟
SSC扩频时钟展开全文SSC，全称Spread Spectrum Clocking，即扩频时钟。
由于信号的能量过于集中在其载波频率位置，导致信号的能量在某一频点位置处的产生过大的辐射发射。
为了有效地降低EMI辐射，芯片厂家在设计芯片时也给容易产生EMI的信号增加了SSC扩频时钟的功能，频率变化的时钟，其频谱能量被分散在一定频谱范围上。
当前PCIE、SATA、SAS、USB3.0等高速芯片都支持SSC的功能。
采用SSC的功能可以有效的降低信号所产生的EMI。
配图来源于网络，侵删说到扩频，会想到分频和倍频，也有过混淆的情况。
分频和倍频说的是CPU与总线、外设之间工作频率的关系。
为什么会有分频、倍频？是因为有些外部设备达不到CPU的工作频率，一般情况下，CPU 的工作频率永远是高于外部设备的，为了协调CPU与外部设备的工作时序，就只有进行分频和倍频处理。
CPU的频率，即主频为外频与倍频两者的乘积。
SSC不仅对时钟振荡频率（基波）有抑制作用，对高次谐波（准确地说是基频的奇次谐波）的峰值也有抑制作用。
SRIS - Separate Refclk Independent SSC. 独立参考扩频；SRNS - Separate Refclk with No SSC。
独立参考无扩频；SRNS允许600ppm，而SRIS允许5600ppm（其中SSC允许5000ppm，TX/RX允许600ppm）；一般芯片支持SRIS也会支持SRNS。
+0%~-0.5%这个说的是扩频类型。
扩频类型有三种：中心扩频，向上扩频还有向下扩频。
由于中心和向上扩频都会产生超过系统时钟的频率，会对系统造成影响，所以一般使用向下扩频。
30KHz~33KHz这个说的是被调制信号频率范围内的变化速度。
调制频率太快，后级的PLL电路可能跟踪不上，应远小于源时钟的频率，以免引起时序问题（建立/保持时间等）；调制频率太慢，会产生人耳可识别的声音的频率范围（20Hz~20KHz）音噪。
信号完整性两大法宝--加重与均衡
信号完整性两⼤法宝--加重与均衡 参考⽂章： 随着信号速率的提⾼，信号质量会朝两个⽅⾯恶化。
⼀⽅⾯由于时钟周期变短，固有抖动所带来的影响变得严重，举例来说，对于1Gbps的信号，1个时钟周期为1ns，峰值为50ps的随机抖动不会给系统带来太⼤的影响；但是对于10Gbps的信号，1个时钟周期为100ps，50ps的随机抖动对系统的影响是致命的。
另⼀⽅⾯，速率提升使得通道的损耗变⼤，码间⼲扰会变得更加严重。
这篇⽂章主要针对码间⼲扰的产⽣以及如何消除码间⼲扰进⾏分析。
码间⼲扰，⼜称ISI(Inter symbolinterference)，顾名思义是不同信号(码元)之间的⼲扰。
均衡可以分为发送端均衡和接收端均衡，发送端均衡称为加重或者FFE，接收端的均衡有CTLE和DFE两种。
FFE：FFE是Feed forward equalizers的缩写，它可以分为预加重(Pre-Emphasis)和去加重(De-Emphasis)的⽅法类似，都是通过在TX改变⾼、低频成分，区别是预加重是增加⾼频成分，去加重是减少低频成分，经过TX端的均衡后能够改善信号质量。
CTLE：CTLE是Continuous-time linearequalizer的缩写，它是有如图12频响曲线的放⼤电路，它们会对⾼频信号进⾏放⼤，对低频信号进⾏衰减，以补偿通道的插损。
DFE：DFE是Decisionfeedback equalizer的缩写，电路中DFE⼀般在CTLE之后。
DFE的实现⽅式和FFE类似。
DFE可以辅助CTLE改善信号质量，另外DFE可以实时地根据眼图的情况进⾏⾃适应调节，它可以⽤来补偿由于温度或者其他条件变化带来的链路和芯⽚(如CTLE)的变化，增加系统的稳定性。
图15经过CTLE和DFE均衡后的眼图在实际的使⽤过程中，需要FFE、CTLE和DFE三者相互配合使⽤，尤其是在链路条件相对复杂的情况下。
下⾯是⼀个⽐较恶劣的线路，在5GHz处，链路的插损达到了约33dB(相当于40inch FR4背板的损耗)。
扩频时钟SSC测量
力科应用简介 No.738L.A.B.SSC测量使用DSO进行更多的扩频时钟测量扩频时钟(SSC)在电子系统中正越来越明显。
使用已知调制波对时钟调频会扩大时钟的频谱，以降低峰值频谱功率。
这种峰值功率电平下降是必须的，以满足更严格的电磁干扰标准。
为保证采用这种SSC技术的系统能够正确运行，必须了解实际调制特点。
力科J-260抖动和定时分析软件可以迅速简便地从SSC波形中提取信息。
在图1中，我们使用时间周期的JitterTrack™ (曲线B)，查看时钟周期随时间变化。
很明显，调制的形状是三角形。
但是，测量结果中的高噪声电平使得很难可靠地确定调制频率。
通过采用时间间隔误差(TIE)的JitterTrack，可以简便地、非常清楚地查看信号的瞬时相位变化。
瞬时相位在调制频率上还呈现出周期性特点，得到了可靠的频率测量结果，如波形显示格线下面的参数读数所示。
可以同时得到时钟频率和调制频率的读数。
TIE函数测量采集的波形边沿相对于理想时钟的时间差，可以视为时钟信号瞬时频率的一部分。
由于时钟使用三角波进行调频，因此相位变化呈抛物线形状。
相位测量的累积特点导致噪声电平较低。
可以应用快速傅立叶变换(FFT)，测量由于扩频导致的峰值频谱功率电平的有效下降程度。
图2显示了这一测量的设置步骤。
曲线B是采集的信号的FFT(上面的曲线)。
我们使用FFT平均函数对FFT进行平均(曲线C)。
我们对66.67 MHz的正常时钟及扩频时钟都执行这一过程。
第一个测量存储在其中一个示波器内存中(曲线D)，并与第二个测量进行比较(曲线C)。
图1 我们使用JitterTrack函数，考察扩频时钟调制特点。
时间间隔误差的JitterTrack读取调制频率。
在图3中，两个频谱叠加在一个网格上，显示由于扩频导致的峰值功率电平下降。
在本例中，两者相差大约-7 dB。
尽管在配有抖动和定时分析选项的任何力科示波器上都可以进行这些测量，但J-260抖动分析软件可以直接从前面板上进入这些测量，在进行关键定时测量时，明显节约了设置时间和测量时间。
ssc扩频时钟原理
ssc扩频时钟原理
SSC（Spread Spectrum Clocking）扩频时钟是一种用于减小电磁干扰（EMI）的技术。
其原理是通过在时钟信号中引入一个随机的扩频码序列来改变时钟频率，使电磁能量在频域上分布更宽，从而降低峰值频谱功率密度，减小电磁辐射峰值。
以下是SSC扩频时钟的原理：
1. 首先，将要传输的基本时钟信号称为本地时钟（Local Clock）。
它是一个稳定的，高精度的信号源。
2. 然后，生成一个扩频码序列。
扩频码序列是一个长周期的伪随机序列，可以通过特定的算法生成。
3. 将扩频码序列与本地时钟信号进行异或运算。
这样就可以改变时钟频率。
4. 将扩频时钟信号发送到需要的设备。
总结来说，SSC扩频时钟的原理就是通过引入一个伪随机扩频码来改变时钟频率，从而减小电磁干扰。
这种技术可以在高速数据传输和敏感电子设备中广泛应用，以帮助减少电磁辐射和提高抗干扰能力。
高速信号的扩频时钟的测试分析
胡为东系列文章之二高速信号的SSC扩频时钟测试分析美国力科公司胡为东摘要：由于FCC、IEC等规定电子产品的EMI辐射不能超出一定的标准。
因此电路设计者需要从多个角度来思考如何降低系统的EMI辐射，如进行合理的PCB布线、滤波、屏蔽等。
由于信号的辐射主要是由于信号的能量过于集中在其载波频率位置，导致信号的能量在某一频点位置处的产生过大的辐射发射。
因此为了进一步有效的降低EMI辐射，芯片厂家在设计芯片时也给容易产生EMI的信号增加了SSC（Spread Spectrum Clocking）即扩频时钟的功能，采用SSC的功能可以有效的降低信号所产生的EMI。
当前PCIE、SATA、SAS、USB3.0等几乎所有的高速芯片都支持SSC的功能。
本文就将SSC的基本概念、SSC的测试测量方法做一介绍。
关键词：力科SSC 扩频时钟EMI 眼图一、SSC（扩频时钟）的概念如下图1所示为一信号在是否具有SSC前后的频谱对比。
图中蓝色曲线为没有SSC时候的频谱，浅色的为具有SSC时的频谱。
从图中可见，未加SSC时，信号的能量非常集中，且幅度很大；而加了SSC后，信号能量被分散到一个频带范围以内，信号能量的整体幅度也有明显降低，这样信号的EMI辐射发射就将会得到非常有效的抑制。
这就是通过使用SSC 扩频时钟的方法抑制EMI辐射的基本原理。
使用SSC的方法能在多大程度上抑制EMI辐射和调制后信号能量在多宽频率范围内变化有关，频率变化范围越大，EMI抑制量越大。
但这两者需要一个权衡，因为频率变化范围太大会使系统的时序设计带来困难。
在Intel的Pentium4处理器中建议此频率变化范围要小于时钟频率的0.8%，如对于100MHZ的时钟，如果按照+/-8%来调制的话，频率的变化范围就是99.2MHZ-100.8MHZ。
而对于100MHZ参考时钟的系统工作到100.8MHZ，可能会图1 SSC扩频时钟的图示导致处理器超出额定工作频率，带来其它系统工作问题。
信号传输延迟与时钟频率分析的方法与工具
信号传输延迟与时钟频率分析的方法与工具随着现代电子设备的发展和需求的不断增加，信号传输延迟和时钟频率成为了关键的技术指标。
在电子系统设计和调试过程中，正确分析和处理信号传输延迟与时钟频率是至关重要的。
本文将介绍一些常用的方法和工具，以帮助工程师更好地分析信号传输延迟与时钟频率。
1. 信号传输延迟分析方法信号传输延迟是指信号从发送端到达接收端所需的时间。
它受到许多因素的影响，如信号传播速度、电缆长度、驱动电流等。
下面是一些信号传输延迟分析常用的方法。
1.1 延迟时间测量法延迟时间测量法是基于测量信号从发送到接收所需的时间，利用计时器器件来实现。
可以通过将信号分为发送和接收两个部分，并用计时器测量两者之间的时间差来确定信号传输延迟。
1.2 时钟周期测量法时钟周期测量法是通过测量时钟的周期数来评估信号传输延迟。
通过在发送端和接收端分别引入时钟周期计数器，可以准确测量信号在传输过程中经历的时钟周期数，从而计算出传输延迟。
1.3 传输线建模法传输线建模法基于电磁理论和传输线特性，将传输线视为延迟元件，通过建模传输线的电气参数来评估信号传输延迟。
这种方法需要考虑电缆长度、阻抗匹配、传输介质等因素，能够更准确地评估信号传输延迟。
2. 时钟频率分析方法时钟频率是指时钟信号的频率，它直接影响电子系统的运行速度和性能。
在设计高速电子系统时，正确分析和处理时钟频率至关重要。
以下是一些常用的时钟频率分析方法。
2.1 模拟电路分析法模拟电路分析法利用模拟电路仿真工具对时钟信号进行分析。
通过建立电路模型，将时钟信号引入仿真环境中进行仿真，可以得到信号的频率响应和波形信息。
这种方法适用于分析和优化时钟信号的稳定性和噪声性能。
2.2 时钟周期分析法时钟周期分析法基于时钟周期的测量，用来评估时钟信号的频率。
通过在时钟源和目标器件之间引入时钟周期计数器，并测量两者之间的时间差，可以准确测量时钟信号的频率。
2.3 时序分析法时序分析法用于分析和验证电子系统的时序约束和时钟频率。
带有可选展频时钟 (SSC) 的时钟缓冲器 时钟倍乘器
OUTV SSC_SEL SSC_SEL INSSC_SEL 0SSC_SEL 1GNDVDD OE OUT FSCDCS503-Q1ZHCS946B –MARCH 2012–REVISED JUNE 2012带有可选展频时钟(SSC)的时钟缓冲器/时钟倍乘器查询样品:CDCS503-Q1特性•符合汽车应用要求•单一3.3V 器件电源•具有下列结果的AEC-Q100测试指南：•宽温度范围-40°C 至105°C–器件温度2级•节省空间的8引脚薄型小外形尺寸(TSSOP)封装–-40°C 至105°C 环境温度范围应用范围–器件人体模型(HBM)静电放电(ESD)分类等级•要求通过SSC 和/或者时钟倍乘来减少电磁干扰H2(EMI)的车载应用–器件充电器件模型(CDM)ESD 分类等级C3B •带有可选展频时钟(SSC)的易于使用的时钟生成器产品的一部分•带有可选输出频率和可选SSC 的时钟倍乘器•通过两个外部引脚可控制SSC–±0%，±0.5%，±1%，±2%中心展频•可使用一个外部控制引脚来选择x1或者x4的频率倍乘•通过控制引脚进行输出禁用图1.方框图Please be aware that an important notice concerning availability,standard warranty,and use in critical applications of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.CDCS503-Q1ZHCS946B–MARCH2012–REVISED 说明CDCS503-Q1是一款带有可选频率倍乘的可展频、LVCMOS输入时钟缓冲器。
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信号完整性基础系列之十二——扩频时钟（SSC）及其测量方法
汪进进美国力科公司深圳代表处
扩频时钟(SSC)就是频率按一定规律变化的时钟。
SSC是英文Spread Sp ectrum Clocking 的简称，在PC和通信行业都有广泛应用。
根据傅立叶变换原理，固定频率的时钟，其频谱能量集中在基波频率上，不易通过FCC，CISPR，VDE等认证，而频率变化的时钟，其频谱能量被分散在一定频谱范围上，峰值能量能减小2-18dB，如图一所示。
扩频方法在通信行业被用做一种信号编码的方法，这种方法原理上具有减小EMI的优势，所谓CDMA（Code Division Mu ltiple Access）手机辐射小就是这个道理，因此电信运营商将CDMA称为“绿色通信”。
扩频之后频谱的总能量没有减少，但由于FCC等规定的是电子设备发射的最大EMI不能超标，如图二所示，所以说SSC是降低EMI的有效方法。
虽然EMI的减少可通过PCB布线，滤波，屏蔽等多种手段，但现在新的FFC要求PC主板能“开箱”通过EMI测试，通过外壳屏蔽的方法已不能满足这种要求，SSC成了降低EMI的必要手段。
现在的主板芯片供应商都会支持芯片的扩频时钟功能。
PCI-E,SATA,SAS,等几乎所有的高速芯片都支持SSC。
当前热门的U SB3.0一致性测试中更是特别强调了SSC的测量。
图一SSC带来的频谱变化
图二FCC的规定
EMI的减少量和频率变化的调制程度有关。
频率变化范围越大，EMI降低越大。
但频率变化范围太大又会使PC系统时序设计带来困难。
在Intel的Pen tium? 4处理器中，建议这种频率变化要小于时钟频率的0.8%。
对于 100MHz 的时钟，如果按±0.8%来调制，频率的摆动范围就是99.2MHz-100.8MHz。
但是如果要设计一个100MHz作为参考时钟的系统，调制后时钟频率工作到100.8M Hz时，处理器可能会工作到超出额定频率，带来不可预知的问题，所以在实际系统中，一般都采用负向调制以保证总线时序上的最小周期要求。
如图二所示，SSC的频率在和之间调制。
图三 SSC调制方式
SSC的调制频率通常都选择大于30KHz（大于音频带宽）,即图三中的fm 大于30KHz。
SSC的调制方式也有很多种，目前主要有三种。
如图三所示。
最简单的三角波形调制方式并不是能量分散的最好方式。
有些公司声称其开发的专利方式能比竞争对手的减小EMI多2-3dB。
图三中按最优化的调制方法的EMI 效果最好。
这种最优化的方式正是按图三的方式调制的，波形比较复杂，频率变化过程精确控制。
图四不同的调制方式得到不同频谱效果
芯片的SSC功能是可以通过软件控制使能的。
示波器的FFT分析也能够很容易看出当前工作状态有无SSC。
图五为对SATA信号的FFT分析结果，能明显看到SSC能有效分散EMI的峰值能量。
图五蓝色表示没有SSC的频谱，红色表示有SSC的频谱
力科示波器的抖动追踪功能可以方便地在时域上观察SSC的调制频率和调制深度，观察调制波形的形状，并且能够测量追踪后的调制波形的幅值和频率来确认SSC工作是否正常。
所谓抖动追踪功能，就是测量波形的每个周期的参数，并将此参数数值作为对应的每个周期的垂直轴从而分析出参数的变化过程，如图六所示。
该功能是力科公司在1997年发明的，至今力科示波器仍保持这个功能方面的领先性。
图六抖动追踪功能的实现原理
抖动追踪功能的具体操作步骤有五步，图七所示为前四个操作步骤。
步骤1，选择频率测量参数; 步骤2，将信号输入设置为Data; 步骤3，自动查找中心频率; 步骤4，跟踪频率参数。
图七通过抖动功能测量SSC的操作步骤
图八利用频率追踪功能观察和测量SSC
跟踪频率后得到的波形如图八中的F3（中间的蓝色波形）所示，然后我们要进行步骤5：对频率追踪后的波形进行滤波，最终得到F8（下面的绿色波形）。
力科示波器在抖动追踪方面的优势是：即使在捕获20Mpts的数据样本时的抖动追踪结果还是实时的、动态的，有非常好的刷新速度，而其它品牌示波器的显示结果则是离线的，在1Mpts时的速度就非常非常慢，在20Mpts的时候通常会死机。
对追踪后的波形测量频率（P2），最大值（P3），最小值（P4），峰峰值（P5），对应为前面提到的SSC的fm,等参数。
使用一阶的FC Golden PLL测量带有SSC的SATA眼图结果如图九左图所示，眼图必然会碰到模板，一阶PLL不能跟踪SSC带来的频率变化。
采用二阶PLL测量出的眼图结果如右图所示，这使得在有SSC时能测量出有意义的眼图结果。
有些芯片不能关闭SSC功能，那么这时候采用二阶PLL的方式仍然能判断出信号的质量。
所以在有SSC时要注意串行数据眼图的PLL设置。
图九有SSC时PLL设置对测量眼图的影响
参考文献：
Spread Aware，Cypress Semiconductor Corporation
EMI Suppression Techniques with Spread Spectrum Frequency Timi ng Generator (SSFTG) ICs，Cypress Semiconductor Corporation
3，Intel? Pentium? 4 Processor in the 423-pin package EMI Guideli ne，Intel Corporation。