白中英计算机组成原理第三章答案
计算机组成原理课后答案(第三版·白中英)
计算机组成原理各章答案（白中英·第三版）第一章答案1．比较数字计算机和模拟计算机的特点。
解：模拟计算机的特点：数值由连续量来表示，运算过程是连续的；数字计算机的特点：数值由数字量（离散量）来表示，运算按位进行。
两者主要区别见P1 表1.1。
2．数字计算机如何分类？分类的依据是什么？解：分类：数字计算机分为专用计算机和通用计算机。
通用计算机又分为巨型机、大型机、中型机、小型机、微型机和单片机六类。
分类依据：专用和通用是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。
通用机的分类依据主要是体积、简易性、功率损耗、性能指标、数据存储容量、指令系统规模和机器价格等因素。
3．数字计算机有那些主要应用？4．冯. 诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？解：冯. 诺依曼型计算机的主要设计思想是：存储程序和程序控制。
存储程序：将解题的程序（指令序列）存放到存储器中；程序控制：控制器顺序执行存储的程序，按指令功能控制全机协调地完成运算任务。
主要组成部分有：控制器、运算器、存储器、输入设备、输出设备。
5．什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。
单元地址：单元地址简称地址，在存储器中每个存储单元都有唯一的地址编号，称为单元地址。
数据字：若某计算机字是运算操作的对象即代表要处理的数据，则称数据字。
指令字：若某计算机字代表一条指令或指令的一部分，则称指令字。
6．什么是指令？什么是程序？解：指令：计算机所执行的每一个基本的操作。
程序：解算某一问题的一串指令序列称为该问题的计算程序，简称程序。
7．指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？解：一般来讲，在取指周期中从存储器读出的信息即指令信息；而在执行周期中从存储器中读出的信息即为数据信息。
白中英 第五版 计算机组成原理第3章.
• 按字节编址：一个存储单元存放一个字节。 • 按字编址：一个存储单元存放一个字。
例如一个16位二进制字存储单元可以存放两个字节。
计算机组成原理
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3.1.3 主存储器的技术指标
1、存储容量
指一个存储器所能容纳的二进制信息的总量。
•以比特表示容量。（bit）
•以字节数表示容量。（Byte） 如：某计算机存储器的容量为 16K ×16。
计算机组成原理
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字和位同时扩展的连接方式： ＊ 各芯片的片内地址线、读/写控制线均对应地并接在地址和控制总线的 对应位上； ＊ 由高位地址（n位）译码产生2n个片选信号，决定芯片分成2n个组； ＊ 由数据线决定每组的芯片片数。
存储器模块条
存储器通常以插槽用模块条形式供应市场。这种模块条常称 为内存条，它们是在一个条状形的小印制电路板上，用一定 数量的存储器芯片，组成一个存储容量固定的存储模块。 内存条有 30 脚、 72 脚、 100 脚、 144 脚、 168 脚、 184 脚、 240 脚等多种形式。
• SDRAM与CPU的数据交换同步于外部的系统时钟信号，
并且以 CPU/存储器总线的最高速度运行，而不需要插入 等待状态。
数不满足存储器单元数要求时，需进行字扩展。
字位同时扩展法
• 当芯片的单元数和单元的数据位均不满足存储器的要求
时需要进行字和位的同时扩展。
存储器系统的存储容量： 2M×N位
使用芯片的存储容量：2L×K位(L≤M，K≤N)
需要存储器芯片个数：(2M×N)/(2L×K)
计算机组成原理
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1．位扩展
当芯片的单元数满足存储器单元数的要求，但单元 中的位数不满足要求时，需要进行位扩展。
计算机组成原理答案(白中英版)
第一章1．模拟计算机的特点是数值由连续量来表示，运算过程也是连续的。
数字计算机的主要特点是按位运算，并且不连续地跳动计算。
模拟计算机用电压表示数据，采用电压组合和测量值的计算方式，盘上连线的控制方式，而数字计算机用数字0和1表示数据，采用数字计数的计算方式，程序控制的控制方式。
数字计算机与模拟计算机相比，精度高，数据存储量大，逻辑判断能力强。
2．数字计算机可分为专用计算机和通用计算机，是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。
3．科学计算、自动控制、测量和测试、信息处理、教育和卫生、家用电器、人工智能。
4．主要设计思想是：存储程序通用电子计算机方案，主要组成部分有：运算器、逻辑控制装置、存储器、输入和输出设备5．存储器所有存储单元的总数称为存储器的存储容量。
每个存储单元都有编号，称为单元地址。
如果某字代表要处理的数据，称为数据字。
如果某字为一条指令，称为指令字。
6．每一个基本操作称为一条指令，而解算某一问题的一串指令序列，称为程序。
7．取指周期中从内存读出的信息流是指令流，而在执行器周期中从内存读出的信息流是指令流。
8．半导体存储器称为内存，存储容量更大的磁盘存储器和光盘存储器称为外存，内存和外存共同用来保存二进制数据。
运算器和控制器合在一起称为中央处理器，简称CPU，它用来控制计算机及进行算术逻辑运算。
适配器是外围设备与主机联系的桥梁，它的作用相当于一个转换器，使主机和外围设备并行协调地工作。
9．计算机的系统软件包括系统程序和应用程序。
系统程序用来简化程序设计，简化使用方法，提高计算机的使用效率，发挥和扩大计算机的功能用用途；应用程序是用户利用计算机来解决某些问题而编制的程序。
10．在早期的计算机中，人们是直接用机器语言来编写程序的，这种程序称为手编程序或目的程序；后来，为了编写程序方便和提高使用效率，人们使用汇编语言来编写程序，称为汇编程序；为了进一步实现程序自动化和便于程序交流，使不熟悉具体计算机的人也能很方便地使用计算机，人们又创造了算法语言，用算法语言编写的程序称为源程序，源程序通过编译系统产生编译程序，也可通过解释系统进行解释执行；随着计算机技术的日益发展，人们又创造出操作系统；随着计算机在信息处理、情报检索及各种管理系统中应用的发展，要求大量处理某些数据，建立和检索大量的表格，于是产生了数据库管理系统。
白中英《计算机组成原理》(第5版)笔记和课后习题详解复习答案
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第1章计算机系统概论
1.1复习笔记
1.2课后习题详解
第2章运算方法和运算器
2.1复习笔记
2.2课后习题详解
第3章多层次的存储器
3.1复习笔记
3.2课后习题详解
第4章指令系统
4.1复习笔记
4.2课后习题详解
第5章中央处理器
5.1复习笔记
5.2课后习题详解
第6章总线系统
6.1复习笔记
6.2课后习题详解
第7章外存与I/O设备
7.1复习笔记
7.2课后习题详解
第8章输入输出系统
8.1复习笔记
8.2课后习题详解
第9章并行组织与结构
9.1复习笔记
9.2课后习题详解
第10章课程教学实验设计
第11章课程综合设计。
计算机组成原理第三章课后习题参考答案
第三章（P101）1．(1)M 4832*220= 字节 (2)片84*28*51232*1024==K K(3)1位地址作芯片选择2. (1)个内存条4264*264*222426==(2)328*264*22242=每个内存条内共有32个DRAM 芯片 (3)4*32 = 128个主存共需要128个DRAM 芯片，CPU 通过由高位地址选择各内存条。
3. (1)首先计算所需芯片数目：168*232*21416=片 芯片容量为16K ，所以芯片内部寻址需14位；四个芯片组成一组形成32个位线，共需4组，需2位地址进行组间寻址； 其中使用一片2：4译码器；所以所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，(2)根据已知条件，CPU 在1us 内至少访存一次，而整个存储器的平均读/写周期为0.5us ，如果采用集中刷新，有64us 的死时间，肯定不行 如果采用分散刷新，则每1us 只能访存一次，也不行 所以采用异步式刷新方式。
假定16K*8位的DRAM 芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.5us ，可取刷新信号周期15us 。
刷新一遍所用时间＝15us ×128＝1.92ms4. (1)片328*12832*1024 K K ，共分8组，每组4片；地址线共20位，其中组间寻址需3位，组内17位； (2)(3)如果选择一个行地址进行刷新，刷新地址为A 0-A 8，因此这一行上的2048个存储元同时进行刷新，即在8ms 内进行512个周期（即512行）。
采用异步刷新方式，刷新信号周期为：8ms/512 = 15.5us 。
注：存储器由128K*8位的芯片构成，分8组，每组4片，组内芯片并行工作，需17条地址线进行寻址，其中X 行线为9根，Y 位线为8根，29=512行。
5. 用256K*16位的SRAM 芯片设计1024K*32的存储器，需进行字位同时扩展方式继续拧设计，所需芯片数目:片816*25632*1024 K K ，设计的存储器容量为1M ，字长为32，故需20位地址（A0~A19）；所用芯片存储容量为256K ，字长为16位，故片内寻址需18位（A0~A17）。
《计算机组成原理》第3章习题答案
《计算机组成原理》第3章习题答案第3章习题解答1．指令长度和机器字长有什么关系?半字长指令、单字长指令、双字长指令分别表⽰什么意思?解：指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，也可以⼤于或⼩于机器字长。
通常，把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。
2．零地址指令的操作数来⾃哪⾥?⼀地址指令中，另⼀个操作数的地址通常可采⽤什么寻址⽅式获得?各举⼀例说明。
解：双操作数的零地址指令的操作数来⾃堆栈的栈顶和次栈顶。
双操作数的⼀地址指令的另⼀个操作数通常可采⽤隐含寻址⽅式获得，即将另⼀操作数预先存放在累加器中。
例如，前述零地址和⼀地址的加法指令。
3．某机为定长指令字结构，指令长度16位；每个操作数的地址码长6位，指令分为⽆操作数、单操作数和双操作数三类。
若双操作数指令已有K种，⽆操作数指令已有L种，问单操作数指令最多可能有多少种?上述三类指令各⾃允许的最⼤指令条数是多少?解：X= (24⼀K)×26⼀[L/26]双操作数指令的最⼤指令数：24⼀1。
单操作数指令的最⼤指令数：15×26⼀l(假设双操作数指令仅1条，为⽆操作数指令留出1个扩展窗⼝)。
⽆操作数指令的最⼤指令数：216⼀212⼀26。
其中212为表⽰某条⼆地址指令占⽤的编码数，26为表⽰某条单地址指令占⽤的编码数。
此时双操作数和单操作数指令各仅有1条。
4．设某机为定长指令字结构，指令长度12位，每个地址码占3位，试提出⼀种分配⽅案，使该指令系统包含：4条三地址指令，8条⼆地址指令，180条单地址指令。
解：4条三地址指令000 XXX YYY ZZZ．．011 XXX YYY ZZZ8条⼆地址指令100 000 XXX YYY．．100 111 XXX YYY180条单地址指令101 000 000 XXX．．111 110 011 XXX5．指令格式同上题，能否构成：三地址指令4条，单地址指令255条，零地址指令64条?为什么?解：三地址指令4条000 XXX YYY ZZZ．．011 XXX YYY ZZZ单地址指令255条100 000 000 XXX．．111 111 110 YYY只能再扩展出零地址指令8条，所以不能构成这样的指令系统。
白中英计算机组成原理第三章答案
主存16MB
Cache块号需要14位
主存地址为24位 主存标记位有24－14－2 = 8位
顺序存储器和交叉存储器连续读出m=8个字的数据信息量为： q = 8×64 = 512位 顺序存储器所需要的时间为 t1 = m×T =8×100ns =800ns =8×10-7s 故顺序存储器的带宽为 W1= q/t1 = 512/(8×10-7) = 64×107[bit/s] 交叉存储器所需要的时间为 t2 = T+ (m-1)×τ= 100ns + (8-1)×50ns = 450ns =4.5×10-7s 故交叉存储器的带宽为 W1= q/t2 = 512/(4.5×10-7) = 113.8×107[bit/s]
9、CPU执行一段程序时，cache完成存取的次数为2420 次，主存完成存取的次数为80次， 已知cache存储周期为40ns，主存存储周期为240ns， 求cache/主存系统的效率和平均访问时间。
命中率 h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968
主存与Cache的速度倍率
第3章 内部存储器
1、设有一个具有20位地址和32位字长 的存储器，问：
①该存储器能存储多少字节的信息？
32 2 * 4M字节 = 220×32 bit 8 ②如果存储器有512K×8位SRAM芯片组成，需要多少片?
20
存储容量 = 存储单元个数×每单元字节数
需要做存储芯片的字位扩展；
位扩展：4片512K×8位芯片构成512K×32位的存储组； 字扩展：2组512K×32位存储组构成1M×32位的存储器；
15、假设主存容量16M×32位，Cache容量 64K×32位，主存与Cache之间以每块4×32位大 小传送数据，请确定直接映射方式的有关参数，并 画出主存地址格式。
(完整版)计算机组成原理第3章习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条?(2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条?解：(1) 共需内存条条4641664226=⨯⨯M (2) 每个内存条内共有个芯片32846416=⨯⨯M M (3) 主存共需多少个RAM 芯片， 共有4个内存条，1288464648464226=⨯⨯=⨯⨯M M M 故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用个芯片，其中每4片为一组构成16K ×32位——进行字长位16448163264=⨯=⨯⨯K K数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机组成原理第五版白中英（详细）第3章习题答案
第3章习题答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？ (2) 如果存储器由512K ×8位SRA M 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K(3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DR A M 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少D RAM 芯片? (3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需内存条条4641664226=⨯⨯M (2) 每个内存条内共有个芯32846416=⨯⨯M M 片 (3) 主存共需多少个RAM 1288464648464226=⨯⨯=⨯⨯M M M 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DR A M 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：(1) 用16K ×8位的DR A M 芯片构成64K ×32位存储器，需要用个芯16448163264=⨯=⨯⨯K K 片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0~D 7、D 8~D 15、D 16~D23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A15通过2：4译码器实现4组中选择一组。
白中英计算机组成原理第3章_内部存储器.
3.1.2 存储器的分级结构
动画演示： 3-1.swf
2018年12月17日星期一
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3.1.2 存储器的分级结构（1/2）
系统对存储器的要求：大容量、高速度、低成本
三级存储系统结构
CPU
缓存
主存
辅存
缓存－主存层次
主存－辅存层次
1、加上cache的目的为提高速度 1、降低了成本，扩大了容量 2、内存包括cache和主存 2、虚存系统包括主存和辅存 在CPU看来，容量相当于辅存容量，速度相当于CACHE速度。
第三章 内部存储器
目录
3.1 存储器概述
3.2 SRAM存储器 3.3 DRAM存储器 3.4 只读存储器和闪速存储器 3.5 并行存储器 3.6 CACHE存储器
（理解）
（理解） （掌握） （理解） （理解） （掌握）
2018年12月17日星期一
2
学习要求
理解存储系统的基本概念 熟悉主存的主要技术指标 掌握主存储器与CPU的连接方法
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SRAM存储器的读周期
读周期操作过程 CPU发出有效的地址信号 译码电路延迟产生有效的片选信号 在读信号控制下，从存储单元中读出数据 存储器的读周期时序
各控制信号撤销（地址信号稍晚），数据维持一段时间
读出时间（tAQ） 从地址有效到外部数据总线上的数据信息稳定所经历的时间 片选有效时间（tEQ）、读控制有效时间（tGQ） 片选信号、读控制信号所需要维持的最短时间，二者相等；
0—写，1—读
Intel2114
内部存储矩阵结构
64×64方阵，共有4096个六管存储元电路；
采用双译码方式
白中英计算机组成原理第3章内部存储器
字扩展
总结词
字扩展是通过增加存储器芯片的数量来扩展存储容量的方法。
详细描述
字扩展是指通过增加存储器芯片的数量来扩展存储容量的方法。例如，将两个8 位存储器芯片组合成一个16位存储器，存储容量将增加一倍。
字位扩展
总结词
字位扩展是通过同时增加存储器的字 和位数来扩展存储容量的方法。
详细描述
字位扩展是指同时增加存储器的字和位 数来扩展存储容量的方法。例如，将两 个8位16字存储器芯片组合成一个16位 32字存储器，存储容量将增加一倍。
DRAM的特点和工作原理
集成度高
由于每个存储单元只有一 个电容和一个晶体管， DRAM的集成度较高。
功耗低
DRAM的功耗较低，因 为不需要像SRAM那样 不断刷新存储单元。
速度较慢
由于电容需要充电和放 电，DRAM的读写速度
较慢。
价格低
由于制造成本较低， DRAM的价格较低。
高速缓冲存储器（Cache）
主存通过地址总线、数据总线 和控制总线与CPU和其他设备 进行通信。
辅助存储器（硬盘、光盘等）
辅助存储器的容量较大，但访问速度较慢。
辅助存储器通常用于存储操作系统、应用程序、用户 数据等，当计算机关闭时，数据仍然保留在辅助存储
器中。
辅助存储器是计算机中用于长期存储数据的设 备，如硬盘、光盘、磁带等。
05
存储器的层次结构
高速缓存（Cache）
高速缓存是一种特殊类型的存 储器，用于存储CPU经常访问
的数据和指令。
高速缓存通常由静态随机存取存 储器（SRAM）构成，具有高速 访问速度，通常位于CPU内部或
与CPU紧密相邻。
高速缓存分为一级缓存（L1 Cache）、二级缓存（L2 Cache） 等，各级缓存容量和访问速度不 同。
《计算机组成原理》第3章习题答案
第3章习题解答1 1．．指令长度和机器字长有什么关系指令长度和机器字长有什么关系??半字长指令、单字长指令、双字长指令分别表示什么意思么意思? ?解：解：指令长度与机器字长没有固定的关系，指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，指令长度可以等于机器字长，指令长度可以等于机器字长，也可以大于或也可以大于或小于机器字长。
通常，把指令长度等于机器字长的指令称为单字长指令；把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。
机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。
2 2．．零地址指令的操作数来自哪里零地址指令的操作数来自哪里??一地址指令中，另一个操作数的地址通常可采用什么寻址方式获得寻址方式获得??各举一例说明。
各举一例说明。
解：解：双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。
双操作数的一地址指令的另一个操作数通常可采用隐含寻址方式获得，即将另一操作数预先存放在累加器中。
例如，前述零地址和一地址的加法指令。
前述零地址和一地址的加法指令。
3 3．某机为定长指令字结构，．某机为定长指令字结构，．某机为定长指令字结构，指令长度指令长度16位；每个操作数的地址码长6位，指令分为无操作数、单操作数和双操作数三类。
操作数、单操作数和双操作数三类。
若双操作数指令已有若双操作数指令已有K 种，无操作数指令已有L 种，问单操作数指令最多可能有多少种单操作数指令最多可能有多少种??上述三类指令各自允许的最大指令条数是多少上述三类指令各自允许的最大指令条数是多少? ? 解：解：解：X= (2X= (24一K)×26一[L/26]双操作数指令的最大指令数：双操作数指令的最大指令数：双操作数指令的最大指令数：224一1。
单操作数指令的最大指令数：15×2单操作数指令的最大指令数：15×26一l(l(假设双操作数指令仅假设双操作数指令仅1条，为无操作数指令留出1个扩展窗口个扩展窗口))。
计算机组成原理第五版 白中英(详细)第3章习题参考答案
24位的内存地址格式如下：
tag
行号
字地址
8位
14位
2位
16.下述有关存储器的描述中，正确的是( B、D )
A.多级存储体系由Cache、主存和虚拟存储器构成
B.存储保护的目的是：在多用户环境中，既要防止一个用户程序出错而破坏系统软件或其它用户程序，又要防止用户访问不是分配给他的主存区，以达到数据安全与保密的要求。
解：
主存4K个块，每块128个字，共有4K128=219个字，故主存的地址共19位；
共4K个块，故块地址为12位；每块128个字，故块内的字地址为7位
Cache有64行，每组4行，共16组，故组号4位，组内页号2位
组相联方式是组间直接映射，组内全相联映射方式；
所以主存的块地址被分为两部分：低4位为在cache中的组号，高8位为标记字段，即19位内存地址的格式如下：
C.空间浪费大、存储共享不易、存储保护容易、能动态连接。
D.空间浪费小、存储共享容易、存储保护容易、能动态连接。
19.某虚拟存储器采用页式存储管理，使用LRU页面替换算法，若每次访问在一个时间单位内完成，页面访问序列如下：1、8、1、7、8、2、7、2、1、8、3、8、2、1、3、1、7、1、3、7。已知主存只允许放4个页面，初始状态时4个页面是全空的，则页面失效次数是___6____。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M×8位的DRAM芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；
(1)若每个内存条为16M×64位，共需几个内存条?
(2)每个内存条内共有多少DRAM芯片?
(3)主存共需多少DRAM芯片? CPU如何选择各内存条?
白中英计算机组成原理第3章_内部存储器.ppt
优点：访问速度快，只要不掉电可以永久保存信息；
缺点：集成度低，功耗大，价格高；
动态RAM（DRAM）
主要用于构成系统主存
由MOS电路中的栅极电容保存二进制信息；
优点：集成度高，功耗约为SRAM的1/6，价格低；
缺点：访问速度慢，电容的放电作用会使信息丢失，要长 期保存数据必须定期刷新存储单元；
主要种类有：SDRAM、DDR SDRAM
各控制信号撤销（地址信号稍晚），数据维持一段时间
读出时间（tAQ） 从地址有效到外部数据总线上的数据信息稳定所经历的时间
片选有效时间（tEQ）、读控制有效时间（tGQ） 片选信号、读控制信号所需要维持的最短时间，二者相等；
从地址译码后，到数据稳定的时间间隔；
2024年11月28日星期四
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A0～A9 AB
Intel2114
DB D0～D3
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2114
逻 辑 结 构 图
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3.2.3 读、写周期波形图
存储器读/写的原则 读/写信号要在地址和片选均起作用，并经过一段时间 后有效； 读写信号有效期间不允许地址、数据发生变化； 地址、数据要维持整个周期内有效；
2024年11月28日星期四
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3.2 SRAM存储器
3.2.0 主存储器的构成 3.2.1 基本的静态存储元阵列 3.2.2 基本的SRAM逻辑结构 3.2.3 读/写周期波形图
2024年11月28日星期四
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3.2.0 主存储器的构成
静态RAM（SRAM）
主要用于构成Cache
由MOS电路构成的双稳触发器保存二进制信息；
计算机组成原理白中英版第五版课后答案
4. 冯诺依曼型计算机的主要设计思想是什 么？它包括哪些主要组成部分？
冯诺依曼计算机的主要设计思想 存储程序并按地址顺序执行 冯诺依曼计算机主要包括 存储器、运算器、控制器、输入和输出五部分组成
2015年3月25日星期三
2
5. 什么是存储容量？什么是单元地址？ 什么是数据字？什么是指令字？
2015年3月25日星期三
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2. 设[X]补＝a7.a6 a5··· a0 ，其中ai 取0或1， 若要X>-0.5，求a0 a1 a2 ··· a7 的取值。
若a7 ＝0，则X为正数，显然a0··· a6取任何值均可。 若a7 ＝1，则X为负数，[X]移＝0. a6 a5 ··· a0
∵ －0.5D = －0.100000B，则[－0.5D ]移＝0.100000 ∴ 若要X>－0.5，即等价于[X]移> [－0.5D ]移 即0. a6 a5··· a0>0.100000，因此必须是a5··· a0不全为0。
2015年3月25日星期三
负数范围－2127 ～－ (2-1+2-23) * 2-128
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4、将下列十进制数表示成IEEE754标准的 32位浮点规格化数。
27/64
27/64 = 0.011011B = 1.1011 * 2-2 e=－2，则E＝e＋127＝125 ∴ 规格化数
－27/64
符号位 0 阶码(8) 尾数(23)
② x＝－11111 y＝－11011
机器内部补码数据： [x]补＝ 1 00001 算前求补器输出： |x|= 11111 乘法阵列： |x| ×|y| ＝ 1 1 0 1 0 0 0 1 0 1 算后求补输出： [x×y]补＝ 0 1101000101
计算机组成原理第3章习题参考答案
计算机组成原理第3章习题参考答案第3章习题参考答案1、设有⼀个具有20位地址和32位字长的存储器，问(1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯⽚组成，需要多少⽚？(3) 需要多少位地址作芯⽚选择？解：(1) 该存储器能存储：字节4M 832220=? (2) 需要⽚8823228512322192020=??=??K (3) ⽤512K ?8位的芯⽚构成字长为32位的存储器，则需要每4⽚为⼀组进⾏字长的位数扩展，然后再由2组进⾏存储器容量的扩展。
所以只需⼀位最⾼位地址进⾏芯⽚选择。
2、已知某64位机主存采⽤半导体存储器，其地址码为26位，若使⽤4M ×8位的DRAM 芯⽚组成该机所允许的最⼤主存空间，并选⽤内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需⼏个内存条?(2) 每个内存条内共有多少DRAM 芯⽚?(3) 主存共需多少DRAM 芯⽚? CPU 如何选择各内存条?解：(1) 共需条4641664226=??M 内存条 (2) 每个内存条内共有32846416=??M M 个芯⽚ (3) 主存共需多少1288464648464226=??=??M M M 个RAM 芯⽚，共有4个内存条，故CPU 选择内存条⽤最⾼两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线⽤于内存条内部单元的选择。
3、⽤16K ×8位的DRAM 芯⽚构成64K ×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5µS ，CPU 在1µS 内⾄少要访问⼀次。
试问采⽤哪种刷新⽅式⽐较合理?两次刷新的最⼤时间间隔是多少?对全部存储单元刷新⼀遍所需的实际刷新时间是多少?解：(1) ⽤16K ×8位的DRAM 芯⽚构成64K ×32位存储器，需要⽤16448163264=?=??K K 个芯⽚，其中每4⽚为⼀组构成16K ×32位——进⾏字长位数扩展(⼀组内的4个芯⽚只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯⽚的内部单元地址——分成⾏、列地址两次由A 0~A 6引脚输⼊；然后再由4组进⾏存储器容量扩展，⽤⾼两位地址A 14、A 15通过2：4译码器实现4组中选择⼀组。
计算机组成原理第三章参考答案白中英主编
计算机组成原理第三章参考答案⽩中英主编第三章参考答案[1题] 设有⼀个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8的SRAM芯⽚组成，需要多少⽚？（3）需要多少地址作为芯⽚选择？[解]（1）该存储器能存储220×32=220×22×8=222×8=4MB（2）（1024K×32）/（512K×8）=（1024/512）×（32/8）=2×4=8（⽚）（3）需要1根地址线作为⽚选。
[2题]已知某64位机主存采⽤半导体存储器，其地址码为26位，若使⽤256K×16位的DRAM芯⽚组成该机允许的最⼤主存空间，并选⽤模板块结构形式，问：（1）若每个模板块为1024K×64位，共需要⼏个模板？（2）每个模板块共有多少⽚DRAM？（3）主存共需多少⽚DRAM？CPU如何选择各模块板？[解]：（1）２26×64=26×220×64=64M×64=（64×1024K）×64需要的板的块数=（64×1024K/1024K）×（64/64）=64（块）（2）每个模板需要的256K×16位的芯⽚数=（1024K/256K）×（64/16）=4×4=16（⽚）（3）每个主存需要64×16=1024（⽚）DRAM板内地址为A0～A19，每个板需要⼀个⽚选，共需64个选择信号，所以⽤6-64译码器，即A20～A25作为译码地址线输⼊，产⽣64个板选信号。
[3题]⽤16K×8位的DRAM芯⽚构成64K×32位存储器，要求：（1）画出该存储器的组成逻辑图。
（2）设存储器读/写周期为0.5µs，CPU在1µs内⾄少要访问内存⼀次，试问采⽤哪种刷新⽅式⽐较合理？两次刷新最⼤时间间隔是多少？全部刷新⼀遍所需要的实际刷新时间是多少？（1）（64K×32）/（16K×8）=（64K/16K）×（32/8）=4（组容量扩展）×4（⽚堆叠）（2）CPU要1µ内访问内存⼀次（频繁）整个存储器的平均读写与单个存储芯⽚的读写周期差不多，采⽤异步刷新⽅式⽐较合适。
计算机组成原理前3章课后习题参考答案解析
白中英第五版计算机组成原理课后习题参考答案第一章计算机系统概述4、冯•诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？答：冯•诺依曼型计算机的主要设计思想是存储程序和程序控制，其中存储程序是指将程序和数据事先存放到存储器中，而程序控制是指控制器依据存储的程序来控制全机协调地完成计算任务。
总体来讲，存储程序并按地址顺序执行，这就是冯•诺依曼型计算机的主要设计思想。
5、什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？答：见教材P8和P10。
7、指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？答：见教材P10。
第二章运算方法和运算器1、写出下列各整数的原码、反码、补码表示（用8位二进制数）。
3、有一个字长为32位的浮点数，符号位1位，阶码8位，用移码表示，尾数23位，用补码表示，基数为2，请写出：（1）最大数的二进制表示阶码用移码表示，题中并未说明具体偏移量，故此处按照移码的定义，即采用偏移量为27=128，则此时阶码E的表示范围为0000 0000~1111 1111，即0~255，则在上述条件下，浮点数为最大数的条件如下：所以最大数的二进制表示为：0 1111 1111 1111 1111 1111 1111 1111 1111 111 对应十进制真值为：+（1-2-23）×2127（2）最小数的二进制表示浮点数为最小数的条件如下：所以最小数的二进制表示为：1 1111 1111 0000 0000 0000 0000 0000 000对应十进制真值为：-1×2127（3）规格化数所表示数的范围规格化要求尾数若为补码表示，则符号位和最高有效位符号必须不同。
（A）浮点数为最大正数的条件如下：所以最大正数的二进制表示为：0 1111 1111 1111 1111 1111 1111 1111 1111 111对应十进制真值为：+（1-2-23）×2127（B）浮点数为最小正数的条件如下：所以最小正数的二进制表示为：0 0000 0000 1000 0000 0000 0000 0000 000对应十进制真值为：+2-1×2-128=+2-129（C）浮点数为最大负数的条件如下：所以最大负数的二进制表示为：0 0000 0000 0111 1111 1111 1111 1111 111对应十进制真值为：-（2-1+2-23）×2-128（D）浮点数为最小负数的条件如下：所以最小负数的二进制表示为：0 0000 0000 0000 0000 0000 0000 0000 000 对应十进制真值为：-1×2127所以，规格化数所表示数的范围如下：正数+2-129~+（1-2-23）×2127负数-2127 ~-（2-1+2-23）×2-1284、将下列十进制数表示成IEEE754标准的32位浮点规格化数。
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16K×32 × 存储组
16K×32 × 存储组
16K×32 × 存储组
16K×32 × 存储组
D31 ~D0/WE
D31~D0 /WE D31~D0 /WE D31~D0 /WE
D31~D0 /WE
3、用16K×8的DRAM芯片构成 、 芯片构成64K×32位存储器，要求： 位存储器， × 的 芯片构成 × 位存储器 要求： (2)设储器读 写周期为 设储器读/写周期为 内至少要访问一次。 设储器读 写周期为0.5µs，CPU在1µs内至少要访问一次。试 ， 在 内至少要访问一次 问采用哪种方式比较合理？两次刷新的最大时间间隔是多少？ 问采用哪种方式比较合理？两次刷新的最大时间间隔是多少？对 全部存储单元刷新一遍所需的实际刷新时间是多少？ 全部存储单元刷新一遍所需的实际刷新时间是多少？ 假定16K×8位的 × 位的 位的DRAM芯片的存储矩阵是 芯片的存储矩阵是128行×(128×8)列； 假定 芯片的存储矩阵是 行 × 列 若集中刷新，则有 的死时间， 若集中刷新，则有128行×0.5us=64us的死时间，不合适； 行 的死时间 不合适； 若分散刷新，则每访存一次需要 若分散刷新，则每访存一次需要1us，也不合适； ，也不合适； 所以，应采用异步式刷新方式。 所以，应采用异步式刷新方式。 假定DRAM芯片的刷新周期为2ms 芯片的刷新周期为 假定 芯片的刷新周期为 两行的刷新间隔为： 两行的刷新间隔为：2ms/128 = 0.015625ms=15.625us 若取15.5us作为实际的刷新间隔 作为实际的刷新间隔 若取 刷新存储体一遍实际所用时间为： 刷新存储体一遍实际所用时间为： 15.5us×128＝1984us = 1.984ms × ＝
直接映射下的主存地址格式如下： 直接映射下的主存地址格式如下： 主存标记 Cache行号 Cache行号 块内地址
8位
每块4字 每块 字 Cache容量 容量64KB 容量 主存16MB 主存
14位 14位
2位
块内的字地址需要2位 块内的字地址需要 位 Cache共包含 共包含16K个块 共包含 个块 Cache块号需要 位 块号需要14位 块号需要 主存地址为24位 主存地址为 位 主存标记位有24－ － 主存标记位有 －14－2 = 8位 位
第3章 内部存储器 章
1、设有一个具有 位地址和 位字长 、设有一个具有20位地址和 位地址和32位字长 的存储器， 的存储器，问：
①该存储器能存储多少字节的信息？ 该存储器能存储多少字节的信息？
32 = 4M字节 2 * = 220×32 bit 8 ②如果存储器有512K×8位SRAM芯片组成，需要多少片? 如果存储器有 × 位 芯片组成，需要多少片 芯片组成
字扩展的是2个存储组，因此， 位地址做片选。 字扩展的是 个存储组，因此，需1位地址做片选。 个存储组 位地址做片选
Hale Waihona Puke 1024K * 32 = 2 * 4 = 8片 512K * 8
3、用16K×8位的 、 位的DRAM芯片构成 芯片构成64K×32位存储器，问： 位存储器， × 位的 芯片构成 × 位存储器 （1）画出该存储器的组成逻辑框图。 ）画出该存储器的组成逻辑框图。
A14 A15 CS3 2:4 译 码 器 D 0 ~D /WE
7
CS2
CS1
CS0
A13~A0
位扩展
/CS
A13~A0
A13~A0 /CS A13~A0 /CS A13~A0 /CS A13~A0 /CS
16K×8 × RAM
D7~D0 /WE
16K×8 × RAM
D7~D0 /WE
16K×8 × RAM
命中率 h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968 主存与Cache的速度倍率 的速度倍率 主存与 r = tm/tc = 240ns/40ns = 6 访问效率 e = 1/(r+(1-r)h) = 1/(6+(1-6)×0.968) = 86.2% × 平均访问时间 ta = tc/e = 40ns/0.862 = 46.4ns
9、CPU执行一段程序时，cache完成存取的次数为 、 执行一段程序时， 完成存取的次数为2420 执行一段程序时 完成存取的次数为 主存完成存取的次数为80次 次，主存完成存取的次数为 次， 已知cache存储周期为 存储周期为40ns，主存存储周期为 已知 存储周期为 ，主存存储周期为240ns， ， 主存系统的效率和平均访问时间。 求cache/主存系统的效率和平均访问时间。 主存系统的效率和平均访问时间
20
存储单元个数× 存储容量 = 存储单元个数×每单元字节数
需要做存储芯片的字位扩展； 需要做存储芯片的字位扩展； 位扩展： 片 位芯片构成512K×32位的存储组； 位的存储组； 位扩展：4片512K×8位芯片构成 × 位芯片构成 × 位的存储组 字扩展： 组 位存储组构成1M× 位的存储器 位的存储器； 字扩展：2组512K×32位存储组构成 ×32位的存储器； × 位存储组构成 因此，共需要 × 片给定的SRAM芯片 因此，共需要2×4=8片给定的 片给定的 芯片 ③需要多少位地址做芯片选择？ 需要多少位地址做芯片选择？
10、已知 、已知cache存储周期 存储周期40ns，主存存储周期 存储周期 ， 200ns，cache/主存系统平均访问时间为 ， 主存系统平均访问时间为50ns，求 ， 主存系统平均访问时间为 cache的命中率是多少？ 的命中率是多少？ 的命中率是多少 由 ta = htc+(1-h)tm，可得
位的芯片字位扩展构成64K×32位的存储器； 位的存储器； 由16K×8位的芯片字位扩展构成 × 位的芯片字位扩展构成 × 位的存储器 位扩展： 位的芯片构成16K×32位的存储组； 位的存储组； 位扩展：由4片16K×8位的芯片构成 片 × 位的芯片构成 × 位的存储组 字扩展： 位存储组构成16K×32位的存储器； 位的存储器； 字扩展：由4组16K×32位存储组构成 组 × 位存储组构成 × 位的存储器 因此， 个存储组的片选信号应由最高两位地址 个存储组的片选信号应由最高两位地址A 产生； 因此，4个存储组的片选信号应由最高两位地址 14和A15产生； 该存储器的组成逻辑框图如下： 该存储器的组成逻辑框图如下：
顺序存储器和交叉存储器连续读出m=8个字的数据信息量为： 个字的数据信息量为： 顺序存储器和交叉存储器连续读出 个字的数据信息量为 q = 8×64 = 512位 × 位 顺序存储器所需要的时间为 t1 = m×T =8×100ns =800ns =8×10-7s × × × 故顺序存储器的带宽为 W1= q/t1 = 512/(8×10-7) = 64×107[bit/s] × × 交叉存储器所需要的时间为 t2 = T+ (m-1)×τ= 100ns + (8-1)×50ns = 450ns =4.5×10-7s × × × 故交叉存储器的带宽为 W1= q/t2 = 512/(4.5×10-7) = 113.8×107[bit/s] × ×
6、用32K×8位的 、 位的EPROM芯片组成 芯片组成128K×16位的只读存储器， 位的只读存储器， × 位的 芯片组成 × 位的只读存储器 试问：（ ：（4）画出此存储器的组成框图。 试问：（ ）画出此存储器的组成框图。
CPU 地址 寄存器 32K ×8 数据 寄存器 CS3 A16 2:4 译码器 CS0 ~ CS3 CS2 32K ×8 CS1 32K ×8 CS0 32K ×8 32K ×8 32K ×8 32K ×8 32K ×8
6、用32K×8位的 、 位的EPROM芯片组成 芯片组成128K×16 × 位的 芯片组成 ×
位的只读存储器，试问： 位的只读存储器，试问：
数据寄存器多少位？ ① 数据寄存器多少位？ 因为系统数据总线为16位 所以数据寄存器 位 因为系统数据总线为 位，所以数据寄存器16位 地址寄存器多少位？ ② 地址寄存器多少位？ 因为存储器容量为128K，需系统地址总线17位， ，需系统地址总线 位 因为存储器容量为 所以地址寄存器17位 所以地址寄存器 位 共需多少个EPROM芯片？ 芯片？ ③ 共需多少个 芯片 所需芯片总数： 所需芯片总数： (128K/32K)×(16/8)=8片 × 片
t a − t m 50 − 200 h= = = 93.75% t c − t m 40 − 200
13、一个组相联 、一个组相联Cache由64个行组成，每组 行。 个行组成， 由 个行组成 每组4行 主存储器包含4K个块 每块128字。请表示内存地 个块， 主存储器包含 个块，每块 字 址的格式。 址的格式。
组相联映射下的主存地址格式如下： 组相联映射下的主存地址格式如下： 主存标记 组号 块内地址
8位
块内的字地址需要7位 块内的字地址需要 位
4位
7位
每块128字，假定主存以字进行组织 字 每块 Cache由64个行组成，每组 行 由 个行组成 每组4行 个行组成， Cache中共包含 组，需4位组号 中共包含16组 中共包含 位组号 主存包含4K个块 主存包含 个块 主存块号为12位 主存块号为 位 主存标记位有12－4=8位 主存标记位有 － 位
14、某机主存容量 、某机主存容量1MB，字长 ，块大小 ，字长1B，块大小16B， ， Cache容量 容量64KB，若Cache采用直接映射方 容量 ， 采用直接映射方 请给出2个不同标记的内存地址 个不同标记的内存地址， 式，请给出 个不同标记的内存地址，它们映 射到同一个Cache行。 射到同一个 行
直接映射下的主存地址格式如下： 直接映射下的主存地址格式如下： Cache行号 主存标记 Cache行号 块内地址
4位
每块16B 每块 Cache容量 容量64KB 容量 主存容量1MB 主存容量