第5章 存储器
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第五章 存储器
存储器分类 随机存储器RAM 只读存储器ROM 存储器系统的设计 存储空间的分配和使用
存储器的分类
硬盘 软盘 外部存储器 存储器 磁带 光盘 RAM DRAM 内部存储器 ROM PROM EPROM EEPROM SRAM
静态随机存取存储器(SRAM)
存储信息的原理
芯片数目及片内寻址
对ROM芯片2732（4K×8），8K字用__ 片组成；片内用___根地址线_________ 对RAM芯片6264（8K×8），8K字用__ 片组成；片内用___根地址线_________
片间寻址地址线的分配
74LS138的输入端C、B、A分别连接地址线 A16~A14，控制端G1、G2A、G2B分别连接M/IO 和A17、A18 74LS138译码器输出Y0、Y1完成ROM和RAM芯 片的选择 由于ROM和RAM芯片容量不同，ROM为4K×8， 需要12根地址线，RAM为8K×8，需要13根地 址线；因此A13和Y0输出进行二次译码，来选择 两组ROM芯片，这样可以保证存储器地址的连 续
画出逻辑电路图
每个芯片的地址范围
1#: ROM 00000H~01FFFH 2#: ROM 02000H~03FFFH 3#: RAM 04000H~07FFFH 以上每个地址范围又分成奇地址和偶地 址两部分。
举例（5）
已知：ROM芯片2732(4K×8)，RAM芯片 4118(1K ×8)，3-8译码器74LS138。用这 些芯片设计一个存储器系统，使ROM的存 储空间为12K字节，地址范围为 0000H~2FFFH；RAM的存储空间为2K字节， 地址范围为6000H~67FFH。 要求：写出解题步骤和画出系统的电路图。
SRAM
集成度 低
DRAM
高
容量 刷新 速度
应用场合
小 无 快
CACHE
大 附加刷新电路 较慢
内存条
高速缓冲存储器（CACHE）
CACHE的作用 CACHE的工作原理
CACHE的作用
为了克服CPU与主存储器的速度的差异， 充分发挥CPU的速度优势，而在主存和 CPU之间设置一个容量小而速度快的存储 器，通常由SRAM构成。
EPROM特点 EPROM芯片 Intel2764 EPROM工作方式
EPROM特点
ROM和PROM的内容一旦写入，就无法改 变，而EPROM却允许用户根据需要对它 编程，且可以多次用紫外光照射进行擦 除和重写
EPROM芯片 Intel2764
A0～A12 :地址线 O0～7:数据线 PGM:编程脉冲控制端， 输入，连接编程信号 OE:输出允许信号，低 电平有效 CE:片选信号 VPP:编程时电压输入 VCC:电源电压，＋5伏
单元电路是由6个MOS管组成的双稳态触发器电路 来存储0或者1，0或1的状态能一直保持，直到重新 写入新数据；数据的读出是非破坏性的，数据读出 后，原始的信息保持不变。 存储矩阵，决定存储器中存储单元的排列形式，有 字结构和位结构两种 地址译码器，用来选择存储单元，有线性译码和复 合译码两种，通常采用复合译码 控制逻辑与三态数据缓冲器，控制CS、WR、RD信 号
解题步骤
片间寻址地址线的译码
采用部分译码方式：
1# RAM芯片的片选端 2# RAM芯片的片选端 3# RAM芯片的片选端 4# RAM芯片的片选端
逻辑电路图
每个存储器芯片的地址空间
A19 A18 A17=000时
#1: #2: #3: #4: #1: #2: #3: #4:
04000H~047FFH 04800H~04FFFH 05000H~05700H 05800H~05FFFH 24000H~247FFH 24800H~24FFFH 25000H~25700H 25800H~25FFFH
A19 A18 A17=001时
芯片地址有重叠
举例（4）
要求用4K×8的EPROM芯片2732，8K×8 的RAM芯片6264，译码器74LS138构成 8K字ROM和8K字RAM的存储器系统。 要求：写出解题步骤和画出系统的电路 图。
解题步骤
存储器芯片数目的确定 进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码？ 偶地址和奇地址存储体的选择 需要的控制信号的类型及如何与存储器系统中的 芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围
读/写情况
在偶地址读/写一个字 在奇地址读/写一个字节 在偶地址读/写一个字节 无效
奇地址字的读取
BHE A0 1 数据总线使用情况
0
1
0
先从奇地址读取一个字节，即读取 数据总线的高8位(D15~D8)，组成字 的低位字节 再从相邻的偶地址读取一个字节， 即读取数据总线的低8位(D15~D8)， 组成字的高位字节
Intel 2764 8K×8
EPROM工作方式
信号
读方式
VCC +5v +5v +5v
VPP +5v +12v +12v
CE 低 高 低
OE 低 高 低
PGM 低
D7~D0
输出
编程 方式 检验 方式
正脉冲 输入
低
输出
备用 方式
未选中
+5v
+5v
+5v
+5v
无关
高
无关
无关
高
无关
高阻
高阻
存储器系统的设计
DRAM芯片 Intel2164
NC DIN WE RAS A0 A1 A2
GND
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
Vss (+5V) CAS DOUT A6 A3 A4 A5 A7
A0～A7 ：地址线 （复用） DIN：数据输入 DOUT ：输入输出 WE ：读写控制信 号 RAS:行选通信号 CAS：列选通信号
结构
1024×1的存储芯片介绍
1024：表示该芯片内部存储单元的数目， 这个数决定存储芯片地址线的数目。 1：表示该芯片每个存储单元存储信息的 位数，这个数决定存储芯片数据线的数 目。
1024×1的存储芯片内部结构
典型的SRAM芯片
典型的SRAM芯片有：
2114（2K×4） 6116（2K×8） 6264（8K×8） 62128（16K×8） 62256（32K×8）
RAM存储器低8位和高8位的选择
对于第一个RAM芯片6264，由于它有两 个片选端CE1和CE2，因此CE1连到 74LS138的Y1，CE2连到A0，作为偶地址 存储体； 对于第二个RAM芯片6264，CE1直接连到 74LS138的Y1，CE2连到BHE，作为奇地 址存储体；
ROM存储器低8位和高8位的选择
所要考虑的问题
CPU总线的负载能力 CPU的时序和存储器存取速度之间的配合 存储芯片的选取及数目 片内寻址和片间寻址地址线的分配 译码电路的选取（有线性译码、全译码和部分译码 方式） 数据线、控制线的连接
举例说明
举例（1）
RAM芯片Intel6264容量为8K×8位，用2 片SRAM芯片6264，组成16K×8位的存 储器系统。地址选择的方式是将地址总 线低13位（A12～A0）并行的与存储器芯 片的地址线相连，而CS端与高地址线相 连。 要求：写出解题步骤和画出系统的电路 图。
解题步骤
存储器芯片数目的确定 进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码？ 需要的控制信号的类型及如何与存储器系统中 的芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围
举例（3）
用2K×8的RAM芯片6116和74LS138芯片 设计一个8K×8的存储器系统，使其存储 器空间在24000H~25FFFH
SRAM芯片 HM6116
A A7 A6 A5 A4 A3 A2 A1
I/O0 I/O 1 I/O 2
3 GND
1 2 3 4 5 6 7 8 9 10Leabharlann Baidu11 12
13 14 15 16 17 18 19 20 21 22 23 24
VCC （+5V） A 8 A
9 WE
OE A
10 CE I/O I/O 8 I/O 7 I/O 6 I/O 5 4
74LS138与A13的译码输出有两个信号， 分别选择两个ROM字存储体； 将A0和BHE再与这两个信号进行二次译码， 译出四个信号，分别选择两个字存储体 中的低位字节和高位字节。 画出电路图
二次译码电路图
图5-17 1＃芯 片
图5-17 2＃芯 片
控制信号的连接
ROM芯片的OE信号连到RD信号，完成数 据的读出 RAM芯片的OE信号连到RD信号，完成数 据的读出；WE信号连到WR信号，完成 数据的写入 M/IO为高电平选择存储器 A0和BHE
存储信息的原理
利用电容存储电荷来保存信息的，由于电容 会缓慢放电而丢失信息，所以必须定时对电 容充电，称为刷新。 刷新：把存储单元的数据进行读出，经过读 放大器放大之后再写入该存储单元以保存电 容中的电荷。
DRAM结构特点
DRAM的地址线是复用的，即地址线分为 行地址和列地址两部分。在对存储单元 进行访问时，由行地址选通信号RAS把行 地址送入行地址锁存器；再由列地址选 通信号CAS把列地址送入列地址锁存器 CPU与DRAM之间的信息交换由DRAM控 制器完成。
CACHE的工作原理
平时，系统程序、应用程序以及用户数 据是存放在硬盘中的； 在系统运行时，正在执行的程序或需要 常驻的程序由操作系统从硬盘中装入主 存储器中； 而在主存储器中经常被CPU使用的一部分 内容，要“拷贝”到CACHE存储器中， 与CPU一起高速运行。
PC机中分级存储器结构
可编程可擦除ROM(EPROM)
解题步骤
进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码形成片选信 号？ 需要的控制信号的类型及如何与存储器系统中 的芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围
举例（2）
假设一个微机系统的RAM容量为4KB，采 用1K×8的RAM芯片，安排在64K空间的 最低4K位置， A9～A0作为片内寻址， A15～A10译码后作为芯片寻址 要求：写出解题步骤和画出系统的电路 图。
A0～A10 :地址线 I/O0～7:数据线 WE:写允许信号， 低电平有效 OE:读允许信号， 低电平有效 CE:片选
HM6116（2K×8）
SRAM与CPU的连接
地址总线 地址线
CS
OE WE
An-A0
控制总线
CPU
数据总线
存储器 接口 电路
SRAM
I/O8-I/O1
数据线
动态随机存取存储器(DRAM)
存储器系统的总容量为8K×8，即8K字节 每片RAM芯片的容量为2K×8，即2K字节 所以：需要芯片总数为_____
进行片内寻址和片间寻址地址 线的分配
由于6116芯片有2K个存储单元，所以需 要____根地址线，才能选择其中某一个 存储单元 选择8086地址总线A0～A19中的低_____ 地址线进行片内寻址 选择8086地址总线A0～A19中的高_____ 地址线进行片间寻址
Intel 2164 (64K×1)
高集成度的DRAM及内存条
把若干DRAM芯片安装在一块印刷电路板上， 构成具有一定容量的存储器（其输入与输出线 都已标准化），只要将其插入到主板上提供的 存储条插座上，就可形成微型计算机内存。这 种标准化的存储器配件称“内存条”。 内存芯片
内存插槽
内存条
SRAM和DRAM的比较
解题步骤
74LS138芯片介绍 存储器芯片数目的确定 进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码形成片选信 号？ 需要的控制信号的类型及如何与存储器系统中 的芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围
74LS138芯片介绍
存储器芯片数目的确定
偶地址和奇地址存储体的选择
A0和BHE分别选择偶地址和奇地址存储体； 若A0=0选中偶地址存储体，即连接到数 据总线的低8位；若BHE=0选中奇地址存 储体，即连接到数据总线的高8位；若A0 和BHE均为0，两个存储体全选中，读/写 一个字
字、字节读写逻辑
BHE
0 0 1 1
A0
0 1 0 1
存储器分类 随机存储器RAM 只读存储器ROM 存储器系统的设计 存储空间的分配和使用
存储器的分类
硬盘 软盘 外部存储器 存储器 磁带 光盘 RAM DRAM 内部存储器 ROM PROM EPROM EEPROM SRAM
静态随机存取存储器(SRAM)
存储信息的原理
芯片数目及片内寻址
对ROM芯片2732（4K×8），8K字用__ 片组成；片内用___根地址线_________ 对RAM芯片6264（8K×8），8K字用__ 片组成；片内用___根地址线_________
片间寻址地址线的分配
74LS138的输入端C、B、A分别连接地址线 A16~A14，控制端G1、G2A、G2B分别连接M/IO 和A17、A18 74LS138译码器输出Y0、Y1完成ROM和RAM芯 片的选择 由于ROM和RAM芯片容量不同，ROM为4K×8， 需要12根地址线，RAM为8K×8，需要13根地 址线；因此A13和Y0输出进行二次译码，来选择 两组ROM芯片，这样可以保证存储器地址的连 续
画出逻辑电路图
每个芯片的地址范围
1#: ROM 00000H~01FFFH 2#: ROM 02000H~03FFFH 3#: RAM 04000H~07FFFH 以上每个地址范围又分成奇地址和偶地 址两部分。
举例（5）
已知：ROM芯片2732(4K×8)，RAM芯片 4118(1K ×8)，3-8译码器74LS138。用这 些芯片设计一个存储器系统，使ROM的存 储空间为12K字节，地址范围为 0000H~2FFFH；RAM的存储空间为2K字节， 地址范围为6000H~67FFH。 要求：写出解题步骤和画出系统的电路图。
SRAM
集成度 低
DRAM
高
容量 刷新 速度
应用场合
小 无 快
CACHE
大 附加刷新电路 较慢
内存条
高速缓冲存储器（CACHE）
CACHE的作用 CACHE的工作原理
CACHE的作用
为了克服CPU与主存储器的速度的差异， 充分发挥CPU的速度优势，而在主存和 CPU之间设置一个容量小而速度快的存储 器，通常由SRAM构成。
EPROM特点 EPROM芯片 Intel2764 EPROM工作方式
EPROM特点
ROM和PROM的内容一旦写入，就无法改 变，而EPROM却允许用户根据需要对它 编程，且可以多次用紫外光照射进行擦 除和重写
EPROM芯片 Intel2764
A0～A12 :地址线 O0～7:数据线 PGM:编程脉冲控制端， 输入，连接编程信号 OE:输出允许信号，低 电平有效 CE:片选信号 VPP:编程时电压输入 VCC:电源电压，＋5伏
单元电路是由6个MOS管组成的双稳态触发器电路 来存储0或者1，0或1的状态能一直保持，直到重新 写入新数据；数据的读出是非破坏性的，数据读出 后，原始的信息保持不变。 存储矩阵，决定存储器中存储单元的排列形式，有 字结构和位结构两种 地址译码器，用来选择存储单元，有线性译码和复 合译码两种，通常采用复合译码 控制逻辑与三态数据缓冲器，控制CS、WR、RD信 号
解题步骤
片间寻址地址线的译码
采用部分译码方式：
1# RAM芯片的片选端 2# RAM芯片的片选端 3# RAM芯片的片选端 4# RAM芯片的片选端
逻辑电路图
每个存储器芯片的地址空间
A19 A18 A17=000时
#1: #2: #3: #4: #1: #2: #3: #4:
04000H~047FFH 04800H~04FFFH 05000H~05700H 05800H~05FFFH 24000H~247FFH 24800H~24FFFH 25000H~25700H 25800H~25FFFH
A19 A18 A17=001时
芯片地址有重叠
举例（4）
要求用4K×8的EPROM芯片2732，8K×8 的RAM芯片6264，译码器74LS138构成 8K字ROM和8K字RAM的存储器系统。 要求：写出解题步骤和画出系统的电路 图。
解题步骤
存储器芯片数目的确定 进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码？ 偶地址和奇地址存储体的选择 需要的控制信号的类型及如何与存储器系统中的 芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围
读/写情况
在偶地址读/写一个字 在奇地址读/写一个字节 在偶地址读/写一个字节 无效
奇地址字的读取
BHE A0 1 数据总线使用情况
0
1
0
先从奇地址读取一个字节，即读取 数据总线的高8位(D15~D8)，组成字 的低位字节 再从相邻的偶地址读取一个字节， 即读取数据总线的低8位(D15~D8)， 组成字的高位字节
Intel 2764 8K×8
EPROM工作方式
信号
读方式
VCC +5v +5v +5v
VPP +5v +12v +12v
CE 低 高 低
OE 低 高 低
PGM 低
D7~D0
输出
编程 方式 检验 方式
正脉冲 输入
低
输出
备用 方式
未选中
+5v
+5v
+5v
+5v
无关
高
无关
无关
高
无关
高阻
高阻
存储器系统的设计
DRAM芯片 Intel2164
NC DIN WE RAS A0 A1 A2
GND
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
Vss (+5V) CAS DOUT A6 A3 A4 A5 A7
A0～A7 ：地址线 （复用） DIN：数据输入 DOUT ：输入输出 WE ：读写控制信 号 RAS:行选通信号 CAS：列选通信号
结构
1024×1的存储芯片介绍
1024：表示该芯片内部存储单元的数目， 这个数决定存储芯片地址线的数目。 1：表示该芯片每个存储单元存储信息的 位数，这个数决定存储芯片数据线的数 目。
1024×1的存储芯片内部结构
典型的SRAM芯片
典型的SRAM芯片有：
2114（2K×4） 6116（2K×8） 6264（8K×8） 62128（16K×8） 62256（32K×8）
RAM存储器低8位和高8位的选择
对于第一个RAM芯片6264，由于它有两 个片选端CE1和CE2，因此CE1连到 74LS138的Y1，CE2连到A0，作为偶地址 存储体； 对于第二个RAM芯片6264，CE1直接连到 74LS138的Y1，CE2连到BHE，作为奇地 址存储体；
ROM存储器低8位和高8位的选择
所要考虑的问题
CPU总线的负载能力 CPU的时序和存储器存取速度之间的配合 存储芯片的选取及数目 片内寻址和片间寻址地址线的分配 译码电路的选取（有线性译码、全译码和部分译码 方式） 数据线、控制线的连接
举例说明
举例（1）
RAM芯片Intel6264容量为8K×8位，用2 片SRAM芯片6264，组成16K×8位的存 储器系统。地址选择的方式是将地址总 线低13位（A12～A0）并行的与存储器芯 片的地址线相连，而CS端与高地址线相 连。 要求：写出解题步骤和画出系统的电路 图。
解题步骤
存储器芯片数目的确定 进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码？ 需要的控制信号的类型及如何与存储器系统中 的芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围
举例（3）
用2K×8的RAM芯片6116和74LS138芯片 设计一个8K×8的存储器系统，使其存储 器空间在24000H~25FFFH
SRAM芯片 HM6116
A A7 A6 A5 A4 A3 A2 A1
I/O0 I/O 1 I/O 2
3 GND
1 2 3 4 5 6 7 8 9 10Leabharlann Baidu11 12
13 14 15 16 17 18 19 20 21 22 23 24
VCC （+5V） A 8 A
9 WE
OE A
10 CE I/O I/O 8 I/O 7 I/O 6 I/O 5 4
74LS138与A13的译码输出有两个信号， 分别选择两个ROM字存储体； 将A0和BHE再与这两个信号进行二次译码， 译出四个信号，分别选择两个字存储体 中的低位字节和高位字节。 画出电路图
二次译码电路图
图5-17 1＃芯 片
图5-17 2＃芯 片
控制信号的连接
ROM芯片的OE信号连到RD信号，完成数 据的读出 RAM芯片的OE信号连到RD信号，完成数 据的读出；WE信号连到WR信号，完成 数据的写入 M/IO为高电平选择存储器 A0和BHE
存储信息的原理
利用电容存储电荷来保存信息的，由于电容 会缓慢放电而丢失信息，所以必须定时对电 容充电，称为刷新。 刷新：把存储单元的数据进行读出，经过读 放大器放大之后再写入该存储单元以保存电 容中的电荷。
DRAM结构特点
DRAM的地址线是复用的，即地址线分为 行地址和列地址两部分。在对存储单元 进行访问时，由行地址选通信号RAS把行 地址送入行地址锁存器；再由列地址选 通信号CAS把列地址送入列地址锁存器 CPU与DRAM之间的信息交换由DRAM控 制器完成。
CACHE的工作原理
平时，系统程序、应用程序以及用户数 据是存放在硬盘中的； 在系统运行时，正在执行的程序或需要 常驻的程序由操作系统从硬盘中装入主 存储器中； 而在主存储器中经常被CPU使用的一部分 内容，要“拷贝”到CACHE存储器中， 与CPU一起高速运行。
PC机中分级存储器结构
可编程可擦除ROM(EPROM)
解题步骤
进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码形成片选信 号？ 需要的控制信号的类型及如何与存储器系统中 的芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围
举例（2）
假设一个微机系统的RAM容量为4KB，采 用1K×8的RAM芯片，安排在64K空间的 最低4K位置， A9～A0作为片内寻址， A15～A10译码后作为芯片寻址 要求：写出解题步骤和画出系统的电路 图。
A0～A10 :地址线 I/O0～7:数据线 WE:写允许信号， 低电平有效 OE:读允许信号， 低电平有效 CE:片选
HM6116（2K×8）
SRAM与CPU的连接
地址总线 地址线
CS
OE WE
An-A0
控制总线
CPU
数据总线
存储器 接口 电路
SRAM
I/O8-I/O1
数据线
动态随机存取存储器(DRAM)
存储器系统的总容量为8K×8，即8K字节 每片RAM芯片的容量为2K×8，即2K字节 所以：需要芯片总数为_____
进行片内寻址和片间寻址地址 线的分配
由于6116芯片有2K个存储单元，所以需 要____根地址线，才能选择其中某一个 存储单元 选择8086地址总线A0～A19中的低_____ 地址线进行片内寻址 选择8086地址总线A0～A19中的高_____ 地址线进行片间寻址
Intel 2164 (64K×1)
高集成度的DRAM及内存条
把若干DRAM芯片安装在一块印刷电路板上， 构成具有一定容量的存储器（其输入与输出线 都已标准化），只要将其插入到主板上提供的 存储条插座上，就可形成微型计算机内存。这 种标准化的存储器配件称“内存条”。 内存芯片
内存插槽
内存条
SRAM和DRAM的比较
解题步骤
74LS138芯片介绍 存储器芯片数目的确定 进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码形成片选信 号？ 需要的控制信号的类型及如何与存储器系统中 的芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围
74LS138芯片介绍
存储器芯片数目的确定
偶地址和奇地址存储体的选择
A0和BHE分别选择偶地址和奇地址存储体； 若A0=0选中偶地址存储体，即连接到数 据总线的低8位；若BHE=0选中奇地址存 储体，即连接到数据总线的高8位；若A0 和BHE均为0，两个存储体全选中，读/写 一个字
字、字节读写逻辑
BHE
0 0 1 1
A0
0 1 0 1