电工电子实验(二)第2次课

2012-5-24
卢庆莉
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电路调测： 电路调测：
1、可作静态测试： 可作静态测试： 输入（ 接实验箱的K1~K8 K1~K8任 输入（A、B、C、D）接实验箱的K1~K8任4个插 输出F送逻辑电平显示任1个插孔（ 高电平， 孔，输出F送逻辑电平显示任1个插孔（F高电平， 发光二极管亮。 低电平，发光二极管灭）。 ）。根据 发光二极管亮。 F低电平，发光二极管灭）。根据 真值表，顺序按动输入开关（000～1111），检查、 ），检查 真值表，顺序按动输入开关（000～1111），检查、 核对输出是否与真值表一致。 核对输出是否与真值表一致。 2、可作动态测试： 可作动态测试： 74161的四位输出Q3～Q0， MUX提供地址信 的四位输出Q3 用74161的四位输出Q3～Q0，为MUX提供地址信 74161的CP频率为10kHz左右）。用双踪示波 频率为10kHz左右）。 号（ 74161的CP频率为10kHz左右）。用双踪示波 器同时观测CP和输出信号F 核对其时间关系。 CP和输出信号 器同时观测CP和输出信号F，核对其时间关系。序 列码值为： 列码值为：F=1000110010001010
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P140 Y1
有一个组逻辑电路如图4 17- 所示， 有一个组逻辑电路如图4-17-3所示，①从理 论上分析该电路产生的“竞争” 冒险” 论上分析该电路产生的“竞争”和“冒险”属于 哪种类型； 通过实验验证“毛刺”出现的位置； 哪种类型；②通过实验验证“毛刺”出现的位置； 修改设计以消除该电路的“毛刺” ③修改设计以消除该电路的“毛刺”，并通过 2001仿真软件验证之。 仿真软件验证之 Multisim 2001仿真软件验证之。 逻辑险象（冒险） 逻辑险象（冒险）：数字电路中出现了违背真 值表所规定的逻辑电平 逻辑冒险： 逻辑冒险：输入信号所经路径不同而引起的冒 险 功能冒险：多个输入信号同时变化的瞬间， 功能冒险：多个输入信号同时变化的瞬间，由 于变化的快慢不同而引起的冒险 2012-5-24 卢庆莉 编写
2、电路设计 强调：列真值表时要注意减的顺序， 要注意减的顺序 强调：列真值表时要注意减的顺序，A – B – C。
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3、管脚标号
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Байду номын сангаас
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消除逻辑险象： 消除逻辑险象： 逻辑险象
增加多余项，可消除逻辑冒险 增加多余项，可消除逻辑冒险 输出端加滤波电容，可消除逻辑冒险 输出端加滤波电容，可消除逻辑冒险 和功能冒险 加取样脉冲，可避免逻辑冒险和功能 加取样脉冲，可避免逻辑冒险和功能 冒险
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对电路图进行管脚标号： 对电路图进行管脚标号：
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P144 J4： J4： 74138译码器设计一个 译码器设计一个1 用74138译码器设计一个1位全减器电路
了解74138 74138芯片的管脚图和功能表 1、了解74138芯片的管脚图和功能表
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加滤波电容C 加滤波电容C：
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增加多余项消除冒险： 增加多余项消除冒险：
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P144 J2 用数据选择器设计一个组合逻辑电路， 用数据选择器设计一个组合逻辑电路， 该电路的函数为
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1、根据题意可得： 根据题意可得： 需使用数据选择器74151 ① 需使用数据选择器74151 74153。 或74153。 输入为 ②输入为4位，输出为一位 选用74151 74153芯片 74151或 芯片， 选用74151或74153芯片， 都需进行降维处理。 都需进行降维处理。 根据F 2、根据F的逻辑表达式列出 真值表如右表
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3、管脚与管脚之间注意核对脚号，连线勿插错。 管脚与管脚之间注意核对脚号，连线勿插错。 输入A 分别接实验箱K1 K8中的任意 K1～ 中的任意3 4、输入A、B、C分别接实验箱K1～K8中的任意3 个。 输出F接实验箱逻辑电平显示中的任意1 5、输出F接实验箱逻辑电平显示中的任意1个 集成电路左上管脚连接VCC，右下管脚连接GND 集成电路左上管脚连接VCC，右下管脚连接GND VCC 电路检查无误后合上实验箱的电源开关， 6、电路检查无误后合上实验箱的电源开关，通 电作静态测试： 电作静态测试： 按照真值表的顺序依次按动连接A 按照真值表的顺序依次按动连接A、B、C的开 为电路提供000 111的输入信号 000～ 的输入信号） 关（为电路提供000～111的输入信号） 同时观察连接输出F的发光二极管的亮、 同时观察连接输出F的发光二极管的亮、灭情 高电平，发光二极管亮。 低电平， 况（F高电平，发光二极管亮。 F低电平，发 光二极管灭）。 ）。其逻辑功能应与真值表完全一 光二极管灭）。其逻辑功能应与真值表完全一 致。
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3、画出电路原理图，标注器件型号、 画出电路原理图，标注器件型号、 管脚号。 管脚号。
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在实验箱上搭电路： 在实验箱上搭电路：
将稳压电源单路12V 12V电压连接到实验 1、 将稳压电源单路12V电压连接到实验 12V正端连接实验箱+12V接线柱 12V负 正端连接实验箱+12V接线柱， 箱（12V正端连接实验箱+12V接线柱，12V负 端连接实验箱GND接线柱），合上实验箱的电 端连接实验箱GND接线柱），合上实验箱的电 GND接线柱）， 源开关，实验箱正电源的三个指示灯亮。 源开关，实验箱正电源的三个指示灯亮。再 关闭实验箱的电源开关。 关闭实验箱的电源开关。 在实验箱上两个14 14脚集成电路插座上 2、在实验箱上两个14脚集成电路插座上 插上7400 7420，缺口朝左， 7400和 插上7400和7420，缺口朝左，管脚与插口一 一对齐，勿遗漏或折弯管脚。 一对齐，勿遗漏或折弯管脚。 根据电路图，接上全部连接线： 根据电路图，接上全部连接线：
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P144 J3： J3： 用数据选择器设计一个1 用数据选择器设计一个1位全加器电路
用一片74153实现一位全加器。 74153实现一位全加器 1、用一片74153实现一位全加器。
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输出 F 1 0 0 0 1 1 0 0 1 0 0 0 1 0 1 0
3、根据真值表画出卡诺图 并进行降维处理 采用74151 74151芯片实现电路 采用74151芯片实现电路
可得74151的数据输入端为： 可得74151的数据输入端为： 74151的数据输入端为
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
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A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
输入 B C 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1
D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
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画出电路图： 画出电路图：
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对电路图进行管脚标号： 对电路图进行管脚标号：
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电路装配： 电路装配：
在实验箱16脚集成电路插座上插 在实验箱16脚集成电路插座上插 16 74151， 14脚集成电路插座上插上 上74151， 14脚集成电路插座上插上 7404，缺口朝左， 7404，缺口朝左，管脚与插口一一对 勿遗漏或折弯管脚。 齐，勿遗漏或折弯管脚。
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ABC从011变为101， 是不变的变量， 变为101 例1、ABC从011变为101，C是不变的变量，函数 值为1 圈乘积项为C的卡诺圈（红色）， ），圈中 值为1，圈乘积项为C的卡诺圈（红色），圈中 也有“ ，则存在功能冒险。 有“1”也有“0”，则存在功能冒险。 也有 ABC从100变为111， 是不变的变量， 变为111 例2、 ABC从100变为111，A是不变的变量，函 数值为1 圈乘积项为A的卡诺圈（黑色） 数值为1，圈乘积项为A的卡诺圈（黑色） ，圈 中有“ 也有 也有“ ，也存在功能冒险。 中有“1”也有“0”，也存在功能冒险。
判断逻辑冒险： 判断逻辑冒险：
当逻辑函数中出现下列结果时将出现逻辑险象： 1、当逻辑函数中出现下列结果时将出现逻辑险象：
0－1－0型险象 1－0－1型险象
2、由卡诺图可见原逻辑表达式 F=AB+BC（黑色所圈） F=AB+BC（黑色所圈）出现了 相切”的卡诺圈（红线处）， ），相切部分未被另外 “相切”的卡诺圈（红线处），相切部分未被另外 卡诺圈包围，即可断定存在逻辑冒险。 卡诺圈包围，即可断定存在逻辑冒险。 卡诺图中增加一个绿线所圈的“搭接块” 3、卡诺图中增加一个绿线所圈的“搭接块” （即 逻辑表达式中的多余项），可消除逻辑险象， ），可消除逻辑险象 逻辑表达式中的多余项），可消除逻辑险象，于 是
数据选择和组合逻辑电路 P138 J1 P140 Y1 P144 J2, J3,J4
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本次课的教学内容
组合逻辑电路 数据选择电路的设计
2012-5-24
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P138 J1 设计一个组合电路，该电路有3个输入 设计一个组合电路，该电路有 个输入 信号分别为A、 、 ， 个输出信号F， 信号分别为 、B、C，有1个输出信号 ， 个输出信号 要求该电路有2个或 个或2个以上输入信号为 要求该电路有 个或 个以上输入信号为 1时输出信号 为1。其余情况输出信号 时输出信号F为 。其余情况输出信号F 时输出信号 为0。 。 解： 1、根据题意列出真值表 根据真值表写出逻辑表达式， 2、根据真值表写出逻辑表达式，转化成 与非式。 与非式。
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判断功能冒险： 判断功能冒险：
在卡诺图中： 在卡诺图中：
有两个或两个以上变量变化； 有两个或两个以上变量变化； 变化前后函数值相同； 变化前后函数值相同； 若不变的输入组成的乘积项所圈的卡诺圈中有 也有“ 则存在功能冒险， “1”也有“0”，则存在功能冒险，若取值相 则无功能冒险。 同，则无功能冒险。
输入 B C 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1
D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
输出 F 1 0 0 0 1 1 0 0 1 0 0 0 1 0 1 0
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