在FPGA设计中怎样检测脉冲边沿
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所谓边沿检测，就是检测输入信号，或者FPGA内部逻辑信号的跳变，即上升沿或者下降沿的检测。这在FPGA电路设计中相当的广泛，几乎每一个稍微完善的工程都会应用到这个思想；
RTL 电路图如下所示：
如此图所示：所谓的信号的上升沿检测是指当Trigger由0变为1时，pos_edge输出为高电平，这种情况下：在时钟上升沿来临之前 posedge =Ｑ0&uTrigger=0
当上升沿来临之后Posedge=1
所谓的信号的下降沿检测是指当Trigger由1变为0时，neg_edge输出为高电平
下面这个分析过程和上升沿分析一样