十进制可逆计数器

十进制可逆计数器1.源代码

2.电路原理图

3.引脚锁定

计数器的设计实验报告

计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。图5－ 9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－减计数 2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。图5－9－2是由CC40192利用进位

集成计数器及寄存器的运用实验报告

电子通信与软件工程系2013-2014学年第2学期《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、实验名称:集成计数器及寄存器的运用二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。三、实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。四、五、图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,＝1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。

图8、2 十进制计数器 2、计数器级连分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。图8、3 74LS90 实现七进进制计数方法（1）按图8、3接线,进行验证。（2）设计一个九进制计数器并接线验证。（3）记录上述实验的同步波形图。四、实验结果:

可编程可逆计数器

自动化专业电子课程设计报告题目：可编程可逆计数器设计姓名王振学号0808020231 指导教师：廖晓纬评阅成绩等次：电气信息工程系 2010-2011 第二学期

摘要：本课程设计是基于Altera公司开发的QuartusⅡ软件进行的设计，利用QuartusⅡ设计软件的元件库所提供的集成器件来实现任意进制计数器的设计，此软件是学习EDA（电子设计自动化）技术的重要软件。其中硬件使用高性价比的FPGA／CPLD（元件可编程逻辑闸阵列/复杂可编程逻辑器件）器件，软件利用VHDL（超高速集成电路硬件描述语言）语言，计数器电路的功能取决于硬件描述语言对设计对象建模的描述，经过精心调试使可编程器件的芯片利用效率达到最优，较之以往的数字电路设计和单片机功能设计具有灵活简便的优势，特别是在对复杂计数器设计，可大大减少调试时间，优化系统设计。关键词：EDA；任意进制计数器；QuartusⅡ；VHDL

目录前言 (3) 一、设计的任务与要求 (4) 1.1 设计任务 (4) 1.2 设计要求 (4) 二、总体设计和系统框图 (4) 2.1计数器方案 (4) 2.2 数码管驱动显示方案 (4) 2.3 N进制设定设计方案 (5) 2.4电路系统总体设计 (5) 三、硬件设计 (6) 3.1计数器部分设计硬件连接方式 (6) 3.2 驱动译码部分设计 (7) 3.3进制输入部分设计 (7) 3.4整体电路部分 (7) 四、软件设计（系统仿真） (9) 4．1程序工作流程图 (9) 4.2 仿真步骤及结果 (10) 五、设计结果分析 (12) 5.1 系统能实现的功能 (12) 5.2 系统所选用软件及芯片型号 (12) 六、设计总结和体会 (12) 6.1设计总结 (12) 6.2设计的收获及体会 (12) 6.3 设计的完善 (13) 致谢 (13) 参考文献 (13) 程序代码 (14)

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点：在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。（2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。下图为三位二进制加法计数器的电路图。图1 三位二进制计数器图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能解：

异步计数器实验报告

异步计数器实验报告篇一：设计一个异步四位二进制计数器实验报告捞金版/广西大学实验报告纸 ___________________________________________________ __________________ 姓名：曾宪金 0802100513电气工程学院电气自动化类专业 085班 XX年12月18日实验内容___________________________________指导老师宋春宁【实验名称】设计一个异步四位二进制可逆计数器【实验目的】学习用集成触发器构成计数器的方法。【设计任务】用D触发器（74LS74）设计一个异步四位二进制可逆计数器。要求使用的集成电路芯片种类不超过3种。（提供器件：74LS74、CC4030）【实验用仪器、仪表】数字电路实验箱、万用表、74LS74、CC4030等。【设计过程】用四个D触发器串接起来可以构成四位二进制加法计数器（每个D触发器连接为T'触发器）。计数器的每级按逢二

进一的计数规律，由低位向高位进位，可以对输入的一串脉冲进行计数，并以16为一个计数值环。其累计的脉冲数等于2n（n为计数的位数）。减法计数器的计数原理与加法计数器的计数原理相反。 1. 根据题意列出状态表，如表1。令A=0时，计数器为加法计数器；A=1时，计数器为减法计数器。 2. 根据状态表画卡诺图确定各触发器的时钟信号方程： CP 3 CP n 由卡诺图化简可得各触发器的时钟信号方程为： CP3?AQn2?AQn2?A?Qn2CPn2?AQ1?AQn1?A?Qn1 CP?AQn0?AQn0?A?Qn10CP0为输入脉冲信号。各触发器的输出信号为： Q3、Q2、Q1、Q0 各触发器的激励方程为： Qn?1n0?D0?Q0 Qn?11?D1?Qn1 Qn?12?D2?Qn2 Qn?13?Dn3?Q3；各触发器的状态方程为： Q3n?1?D3CP3?Q3nCP3?Q3nCP3?Q3nCP3

实验五--时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。三、实验原理和实验电路 1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。表5.1 74LSl61（74LS163）的功能表清零预置使能时钟预置数据输入输出工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路：十进制计数器同步清零法同步置数法

同步可逆计数器和序列检测器

课程实验报告课程名称：数字电路与逻辑设计专业班级：计实1001班学号：U201014488 姓名：王宸敏指导教师：周次：第十周同组人员：熊凯报告日期：2012年5月18日计算机科学与技术学院

【容A】一、实验名称利用所给组件，设计一个同步模4可逆计数器，其框图如图5.9所示。图中，X为控制变量，当X=0是进行加一计数，X=1时进行减一计数；Y2、Y1为计数状态；Z为进位或借位输出信号。二、实验目的掌握同步时序电路实验的设计方法，验证所设计的同步时序逻辑电路，加深对“同步”和“时序”这两个名词的理解。三、实验所用仪器和组件 1.双D触发器组件2片，型号为74LS74 2.负沿双JK触发器2片，型号为74LS73 3.二输入四“与非”门2片，型号为74LS00 4.二输入四“或非”门1片，型号为74LS02 5.三输入三“与非”门1片，型号为74LS10 6.二输入四“异或”门1片，型号为74LS86 7.六反相器组件2片，型号为74LS04 四、实验设计方案及逻辑图 1.首先画出状态图如下：

X Y2 Y1 12+n y 11+n y D2 D1 Z 0 0 0 0 1 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 1 1 1 0 1 0 0 1 1 0 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 0 0 0 1 1 1 1 1 3.由真值表得到D1、D2及Z 的卡诺图如下： D2： X y2y1 00 01 11 10 0 0 1 0 1 1 1 1 121212122y y x y xy y y x y y x D +++= 21y y x ⊕⊕= D1： X y2y1 00 01 11 10 0 1 0 0 1 1 1 1 11y D = Z ： X y2y1 00 01 11 10 0 0 0 1 0 1 1 1212y y x y y x Z +=

实验九-可逆计数器的功能测试及应用电路

实验九可逆计数器的功能测试及应用电路实验目的：（1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。（2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。实验仪器与器件：实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。实验内容： 1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下：表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路：如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1； MIN

实验现象与结果：该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的波形图；该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图

需要说明的是：当CTEN= D L=1时，电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。画出测试电路图。实验原理：双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。表2-9-3双时钟74LS192同步十进制可逆计数器的功能表输入输出工作状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC ＊＊H H ＊＊＊＊0000 H H 异步清零＊＊L L 1001 1001 H H 异步置数 H ↑L H ＊＊＊＊1001→ 0001→ 0000H H H L 减法计数 ↑H L H ＊＊＊＊0000→ 1000→ 1001H L H H 加法计数双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。

数字钟设计报告——数字电路实验报告

. 数字钟设计实验报告专业:通信工程 :王婧班级:111041B 学号:111041226 .

数字钟的设计目录一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。三、设计任务设计一个可以显示星期、时、分、秒的数字钟。要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成）四、设计方案一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、３

同步计数器的设计实验报告文档

2020 同步计数器的设计实验报告文档 Contract Template

同步计数器的设计实验报告文档前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解本文内容如下：【下载该文档后使用Word打开】同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。二、实验仪器及器件三、实验预习 1、复习时序逻辑电路设计方法。 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结

果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。 ②合并等价状态，使电路的状态数最少。 ⑶状态分配 ①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程 ①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。

十进制可逆加减计数器

时序电路逻辑设计实验人：周铮班级：中法1202班学号：U201215676 一实验目的 1.掌握用SSI实现简单组合逻辑电路的方法。 2.掌握简单数字电路的安装与测试技术。 3.熟悉使用Verilog HDL描述组合逻辑电路的方法，以及EDA仿真技术。二实验器件计算机，可编程实验板三实验内容十进制加减可逆计数器设计功能要求：拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—...9—8—7—...0—1...的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—...9——0—1...的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七段数码管上几乎同步显示9—8—7—...—1—0— (9) —8—7…的模十减计数结果。四实验设计 1.原理设计脉冲发生电路采用555定时器组成的多谐振荡器振荡产生周期为1s的矩形脉冲，从而为计数器提供触发信号。其中，可以通过R1，R2，C来控制充放电的时间。加/减计数控制电路主要由74LS138构成。74LS138芯片是常用的3-8线译码器，常用在单片机和数字电路的译码电路中，74LS138的引脚排列及真值表如图

计数单元电路主要由十进制计数器74LS192构成。74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列图如图功能表如图 2.模拟仿真用Verilog HDL语言设计二通道数据选择器实验程序如下： ①实验代码 module a( input clk,

计数器及数码显示实验报告

北华航天工业学院课程设计报告（论文）课设名称： EDA技术与应用设计课题：计数器及数码显示综合设计专业班级： B12241 学生姓名：白冬雪田尉均指导教师：齐建玲设计时间： 2014年 12月 15日

北华航天工业学院电子工程系 EDA 课程设计任务书姓名：白冬雪田尉均专业：测控技术与仪器班级：B12241 指导教师：齐建玲职称：教授课程设计题目：计数器及数码显示综合设计已知技术参数和设计要求： ①总体设计要求：设计一个能在７段数码管上动态刷新显示十进制、十二进制、六十进制、四位二进制计数器计数结果的ＶＨＤＬ语言程序并在EDA实验开发系统上实现该功能。 ②技术要点：VHDL语言编辑程序、共阴7段数码管及FPGA可编程芯片的工作原理与连线。所需仪器设备：实验箱，电脑成果验收形式：实验报告，硬件实验结果参考文献：李国洪、胡辉、沈明山等编著《EDA技术与实验》—机械工业出版社出版。时间安排 2014年12月14日-15日编辑VHDL语言程序 2014年12月16日硬件调试程序 2014年12月17日实验箱答辩验收指导教师：齐建玲教研室主任：王晓 2014年 12月 17日

内容摘要用VHDL语言在MAX+PLUS2环境下设计一个带使能输入、进位输出及同步清零的十进制计数器。设计一个带使能输入及同步清零的十二进制计数器。设计一个带使能输入及同步清零的六十进制加法计数器。设计一个四位二进制可逆计数器。设计一个共阴7段数码管控制接口，在时钟信号的控制下，使六位数码管动态刷新显示上述计数器的计数结果。最后在EDA实验开发系统实验操作。

实验四、计数器的设计电子版实验报告

实验四：计数器的设计实验室：信息楼247 实验台号： 4 日期：专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。二、实验内容（一）用D触发器设计4位异步二进制加法计数器由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制数。（用两个74LS74设计实现）（二）利用74LS161设计实现任意进制的计数器设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。

三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器

四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。

设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。

计数器实验报告

实验4 计数器及其应用一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端 CP U—加计数端 CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端

CC40192的功能如表5－9－1，说明如下：表5－9－1 输入输出 CR LD CP U CP D D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 Q 0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加计数 0 1 1 ↑ × × × × 减计数当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。表5－9－2 加法计数输入脉冲数 0 1 2 3 4 5 6 7 8 9 输出 Q 3 0 0 0 0 0 0 0 0 1 1 Q 2 1 1 1 1 Q 1 0 0 1 1 0 0 1 1 0 0 Q 0 1 0 1 1 1 1 减计数 2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。图5－9－2是由CC40192利用进位输出CO 控制高一位的CP U 端构成的加数级联图。

实验五计数器的设计实验报告

实验五计数器的设计——实验报告邱兆丰 15331260 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。二、实验仪器及器件 1、实验箱、万用表、示波器、 2、74LS73，74LS00，74LS08，74LS20 三、实验原理 1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。双向计数器-----可增可减，由控制端来决定。 2．集成J-K触发器74LS73 ⑴符号：图1 J-K触发器符号

⑵功能：表1 J-K触发器功能表 ⑶状态转换图：图2 J-K触发器状态转换图

⑷特性方程： ⑸注意事项： ①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。 ①触发器的两个输出负载不能过分悬殊，否则会出现误翻。 ② J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。3．时序电路的设计步骤内容见实验预习。四、实验内容 1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。3．设计一个仿74LS194 4．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行五、实验设计及数据与处理实验一

16进制异步计数器设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK都接HIGH，使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。实验二 16进制同步计数器设计原理：除最低级外，每一级的JK输入都为所有低级的输出的“与”运算结果实验三仿74LS194 设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左移、右移的输入，最后一个开关模仿清零输入。四个触发器用同一时钟输入作CLK输入。用2个非门与三个与门做成了一个简单译码器。对于每一个触发器，JK输入总为一对相反值，即总是让输入值作为输出值输入。对于每一个输入，当模式“重置”输出为1时，其与预置值结果即触发器输入；当模式“右移”、“左移”输出为1时，其值为上一位或下一位对应值；当各模式输出均为0时各触发器输入为0，使输出为0。实验四设计原理：在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore型。而数字电路只有0和1两种状态，因此目标电路要表达12种状态需

EDA实验报告-实验3计数器电路设计

暨南大学本科实验报告专用纸课程名称 EDA实验成绩评定实验项目名称计数器电路设计指导教师郭江陵实验项目编号 03 实验项目类型验证实验地点 B305 学院电气信息学院系专业物联网工程组号： A6 一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为； EDAPRO/240H实验仪主板的VCCIO 跳线器组中“”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为。请参考前面第二章中关于“电源模块”的说明。二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利三、实验原理时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。六、设计框图首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）

模60计数器VHDL设计实验

实验报告专业班级姓名学号成绩评定考核内容实验表现实验报告实验成果或答辩综合评定成绩成绩电气与信息学院和谐勤奋求是创新

实验教学考核和成绩评定办法 1．课内实验考核成绩，严格按照该课程教学大纲中明确规定的比重执行。实验成绩不合格者，不能参加课程考试，待补做合格后方能参加考试。 2．单独设立的实验课考核按百分制评分，考核内容应包括基本理论、实验原理和实验。 3．实验考核内容包括：1）实验预习；2）实验过程（包括实验操作、实验记录和实验态度、表现）；3）实验报告；权重分别为0.2 、0.4 、0.4；原则上根据上述三个方面进行综合评定。学生未取得1）和2）项成绩时，第3）项成绩无效。 4．实验指导教师应严格按照考核内容分项给出评定成绩，并及时批改实验报告，给出综合成绩，反馈实验中出现的问题。实验成绩在教师手册中有记载。实验报告主要内容一．实验目的二．实验仪器及设备三．实验原理四．实验步骤五．实验记录及原始记录六．数据处理及结论七. 思考题八．实验体会（可选项）注：1. 为了节省纸张，保护环境，便于保管实验报告，统一采用A4纸，实验报告建议双面打印（正文采用宋体五号字）或手写,右侧装订。 2. 实验类别指验证、演示、综合、设计、创新（研究）、操作六种类型实验。 3. 验证性实验：是指为了使学生巩固课程基本理论知识而开设的强调演示和证明，注重实验结果（事实、概念或理论）的实验。 4. 综合性实验：是指实验内容涉及本课程的综合知识或本课程相关的课程知识的实验。 5. 设计性实验：是指给定实验目的、要求和实验条件，由学生自行设计实验方案并加以实现的实验。

二进制计数器

课题：二进制计数器课时：讲三课时练一课时教学要求：（1）掌握计数器的功能；（除计数外，还可用于分频、定时、测量等）（2）掌握二进制计数器的功能、组成及常见的分类。教学过程：一、异步二进制计数器 1、电路组成从图中可知：CP 脉冲直接控制F 0的翻转， Q 0控制F 1的翻转，Q 1控制F 2的翻转。能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器 N 进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器 N 进制计数器

2、工作过程（1）计数器工作前应先清零。使CR＝0，则Q2Q1Q0=000。（2）计数：CR＝1。当第一个CP脉冲的下降沿到来时，F0翻转――Q0由0变到1，F1不翻转，F2不翻转。当第二个CP脉冲的下降沿到来时，F0翻转――Q0由1变到0，此时F1翻转――Q1由0变到1，F2 不翻转。当第三个CP脉冲的下降沿来时，F0翻转――Q0由0变到 1，此时F1不翻转――Q1仍为1，F2还是不翻转。当第四个CP脉冲的下降沿来时，F0翻转――Q0由1变到0，此时F1翻转――Q1 由1变为0，F2也翻转――Q2由0变为1。依次循环。波形图：

二、异步二进制减法计数器电路图：《教材》P234的图给学生分析，下图请学生自己分析。功能表波形图 F0每输入一个时钟脉冲翻转一次，F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。三、二进制同步计数器电路图：《教材》P235的图给学生分析，下图请学生自己分析。电路分析：F0每输入一个时钟脉冲翻转一次；F1在Q0=1时，在下一个CP触发沿到来时翻转；F2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。

数电实验报告可逆计数器

实验报告实验九可逆计数器的功能测试及应用电路 2.9.1 实验目的 1.掌握可逆计数器74LS190、74LS191、74LS192、74LS193的逻辑功能及使用方法。 2.熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 2.9.2 实验仪器与器件实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。74LS190、74LS192、74LS247或74HC48、74LS00和74LS04. 2.9.3 实验原理 1. 4位十进制同步加减法计数器对于74LS190，D、C、B、A为并行数据输入端；Q D Q C Q B Q A为并行数据输出端；U/D为加减控制信号输入端，当加减控制信号U/D=0时做加法计数；而当加减控制信号U/D=1时做减法计数；CLK为单时钟脉冲输入端；MAX/MIN为最大/最小输出端，也称为进位/错位信号输出端；L D为预置数控制端，低电平有效；CTEN为使能端，进行状态控制，低电平有效；RCO为脉冲时钟。 2. 4位二进制同步加减法计数器对于74LS192，D、C、B、A为并行数据输入端；Q3Q2Q1Q0为并行数据输出端；CP U为加法计数脉冲输入端；CP D为减法计数脉冲输入端；CLR为异步置零端，高电平有效；TC D为借位信号输出端；TC U为进位信号输出端；L D为异步预置数控制端，低电平有效。 2.9.4 实验内容 1.测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致。分别画出各单元的电路图，写出各自的状态转换图。

加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—0000 减法计数：1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—1010—1011—1100—1101—1110—1111—0000 减法计数：1111—1110—1101—1100—1011—1010—1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 2.测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3一致。画出电路图。进行加法计数：

实验九可逆计数器的功能测试及应用电路