分频器设计报告
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数控分频器设计报告
一、设计目的
学习数控分频器的设计、分析和测试方法。以quartusⅡ为开发平台，用VHDL语言和原理图结合的方法设计占空比为50%的5分频电路、6分频电路和5.5分频电路，通过功能选择键选择需要的分频比。
二、功能描述
CLK输入为待分频的信号。当S1S0输入为时，该数控分频器输出分频比为；当S1S0输入为时，该数控分频器输出分频比为；当S1S0输入为时，该数控分频器输出分频比为；
三、设计原理
数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。用VHDL语言设计占空比为50%的任意奇数次、偶数次分频电路，用原理图输入法设计5.5分频电路，通过3选一数据选择器选择需要的分频电路，从而达到实验目的。
四、设计流程
（1）占空比为50%的5分频电路
1、新建文件夹d:\fenpin5
2、打开quartusⅡ创建工程fenpin5
3、新建vhdl文本，输入设计程序（见附1），保存为fenpin5.vhd
4、启动编译，建立仿真波形图（见附2）
5、将该5分频电路封装设置成可调用的元件。
附图1：
附图2：
（2）占空比为50%的6分频电路
1、新建文件夹d:\fenpin6
2、打开quartusⅡ创建工程enpin6
3、新建vhdl文本，输入设计程序（见附3），保存为fenpin6.vhd
4、启动编译，建立仿真波形图（见附4）
5、将该6分频电路封装设置成可调用的元件。
附图3：
附图4：
（3）5.5分频电路
1、用VHDL输入法设计模为6的计数器M6并设置为可调用元件(VHDL文件见附5)。
2、设计D触发器DFF，实现其clk上升沿到来时Q输出取反（附6）。
3、新建文件夹d:\fenpin3，将计数器M6和触发器DFF的vhd文件和bsf文件复制到fenpin3文件夹下，打开quartusⅡ创建工程fenpin3
4、设计5,5分频电路的顶层文件（附7），保存为fenpin3.bdf
5、启动编译，建立仿真波形图（见附8）
6、将该5.5分频电路封装设置成可调用的元件。
附5：
附6：
附7：
附8：
（4）3选一数据选择器
1、用VHDL语言设计2选一数据选择器。（附9）
2、用原理图输入法设计3选一数据选择器（附10）并将3选一数据选择器设置成可调用的元件。
附9：
附10：
（5）分频可选的分频器设计
1、新建文件夹d:\fenpinqi，并将5分频6分频5.5分频电路的vhd文
件和bsf文件复制到fenpinqi文件夹下
2、打开quartusⅡ创建工程fenpinqi
3、设计5,5分频电路的顶层文件（附11），保存为fenpinqi.bdf
4、启动编译，建立仿真波形图
5、引脚锁定编译，编程下载，硬件测试。
附11：
五、心得体会
该电路系统采用自顶向下方式将系统按功能逐层分割的层次化设计方法，该设计先将VHDL设计程序或原理图输入的文件分别编译、综合、仿真，完成各功能模块的调试，生成各子电路符号，然后在顶层设计中把各功能模块调入，把各模块接口连接起来即得到该数控分频器。此设计理念在调试时也给了我很大方便，调试时只要一个模块一个模块进行调就可以了，充分体现了结构化编程的优势。