分频器设计报告
EDA数控分频器的设计报告
数控分频器的设计1、实验目的：学习数控分频器的设计、分析和测试方法。
2、实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例下文所示。
1) VHDL及语句分析LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF IS --定义实体DVFPORT ( CLK : IN STD_LOGIC; --时钟输入D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --7位预置数FOUT : OUT STD_LOGIC ); --输出的频率END DVF;ARCHITECTURE one OF DVF IS --定义结构体oneSIGNAL FULL : STD_LOGIC; --定义信号fullBEGINP_REG: PROCESS(CLK) --进程P_REG中CNT8从预置数D开始逐步累加到255后，FULL置1；再将CNT8置为D，循环以获得一个新的周期脉冲序列FULL，即产生新的频率V ARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := D;FULL<='1';ELSE CNT8 := CNT8 + 1;FULL <= '0';END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL) --进程P_DIV中，FOUT是占空比为50%的周期信号。
DRM频率综合器中分频器的设计中期报告
DRM频率综合器中分频器的设计中期报告分频器是数字频率综合器中的重要组成部分，主要用于将输入信号分频成为综合器内部所需的频率信号。
根据数字频率综合器的应用场景和要求，分频器需要具备高精度、高速度、低功耗、低抖动等特性。
本文对数字频率综合器中分频器的设计进行中期报告。
一、设计要求1. 分频范围：2-40 GHz2. 分频数：163. 抖动：小于200 fs4. 相位噪声：小于-110 dBc/Hz @ 10 kHz offset5. 功耗：小于30 mW二、设计流程1. 分频器拓扑结构的选择在数字频率综合器中，常用的分频器拓扑结构有二分频器、四分频器、八分频器、十六分频器等，具体选择取决于要求的分频数和工作频率范围。
由于本设计需要将2-40 GHz的输入信号分频到125 MHz，因此选择了十六分频器作为基本结构。
2. 分频器电路设计（1）分频器拓扑结构设计采用逻辑式分频器结构，并在其基础上进行改进，如图1所示。
该结构采用了由三个非门和一个与非门组成的逻辑门电路，其中一个非门输出与下一级的与非门输入相连，另外一个非门直接反相输出到输出端口。
（2）防抖动电路设计由于信号的抖动会影响到分频器的精度和性能，因此需要采用抖动抑制电路来对信号进行处理。
本设计采用了反馈环结构的抖动抑制电路，如图2所示。
该电路通过控制DCO（Digitally Controlled Oscillator）的输出频率，从而消除输入信号中的抖动成分。
（3）相位校准电路设计在数字频率综合器中，由于各个分频器之间存在相位偏差，因此需要采用相位校准电路进行修正。
本设计采用了锁相环（PLL）结构进行相位校准，如图3所示。
其中，VCO（Voltage Controlled Oscillator）用于产生可调频率的正弦波，PD（Phase Detector）用于比较输入信号和VCO输出信号的相位差，并输出给LPF（Low Pass Filter）进行滤波和放大，最后输出给VCO进行控制。
VerilogHDL分频器设计报告
2011-2012 第二学期专业选修课HDL语言应用与设计课程设计报告Veriog HDL分频器设计报告设计时间：班级：信科 09-2姓名：程雷学号：08093534指导老师：王冠军一、设计目的和要求：目的：1、学会使用 Quantus 软件（编译、仿真等），并利用它进行设计一些简单的数字电路；2、利用实验室供给的FPGA/CPLD实验箱，联合 Quantus II 软件实现分频器的功能。
要求：分频器能够简单适用的设置分频系数。
二、实验器件和环境实验室供给的 FPGA/CPLD实验箱， PC机和 Quantus II 软件。
三、设计方案和源程序代码第一剖析分频器要实现的功能，而后确立他的基本构造，由于分频器的基本功能要使其分频的的功能能够控制，所以要有控制使能端口；分频器的分频系数能够自由选择，所以应有分频系数设置使能端；分频以后能够输出分频以后的频率，所以应当有输出端口。
本本设计不过随意整数分频器。
1、偶数倍分频：偶数倍分频 ,经过计数器计数是完好能够实现的。
如进行 N 倍偶数分频 ,那么能够经过由待分频的时钟触发计数器计数 ,当计数器从 0 计数到 N/2-1 时,输出时钟进行翻转 ,并给计数器一个复位信号 ,使得下一个时钟从零开始计数。
以此循环下去。
这类方法能够实现随意的偶数分频。
原理：比方 4 分频，需要一个模 4 的计数器，占空比 50%，计数为 0~3 循环，当计数到一半时，即计数输出 cnt<2 时翻转。
例题代码以下：//四分频module div4(clk,rst_n,o_clk);input clk,rst_n;output o_clk;reg o_clk;reg [1:0]cnt;always @(posedge clk or negedge rst_n)beginif(!rst_n)cnt<=0;else if(cnt==3)cnt<=0;elsecnt<=cnt+1;endalways @(posedge clk or negedge rst_n)beginif(!rst_n)o_clk<=0;else if(cnt<2)o_clk<=1;elseo_clk<=0;endendmodule仿真结果：2、奇数倍分频：奇数倍分频有两种实现方法：第一 , 完好能够经过计数器来实现 , 如进行三分频 , 经过待分频时钟上涨沿触发计数器进行模三计数 , 当计数器计数到周边值进行两次翻转 , 比方能够在计数器计数到 1 时 , 输出时钟进行翻转 , 计数到2 时再次进行翻转。
EDA分频器实验报告 含有实验程序、仿真图像 三分频 八分频
if(!rst_n) begin
t2<=0;
k2<=0;
end
else begin
if(t2==2'b10) begin
t2<=0;
k2<=k2;
end
else begin
t2<=t2+1;
k2<=!k2;
end
end
end
assign clk_out=k1|k2;
endmodule
2、八分频器程序：
moduleba(inclk,tick);
output tick;
input inclk;
reg [1:0] t;
reg tick;
always @ (posedge inclk)
begin
if(t==3)
begin
tick =~tick;
t=0;
end
else t=t+1;
end
endmodule
五、实验仿真波形
六、实验总结和感想
通过这次实验我对PLD的设计流程有了更深的感触，明白了其设计的一般步骤及方法，为以后的Quartus Ⅱ的综合设计奠定了基础。同时，对于分频器程序的编写有了更深的认识，这能更好的促进我们以后的理论学习。实验过程中也必须本着不骄不躁、耐心严谨，否则容易出错而达不到实验要求。
三、实验内容
1、根据要求设计三分频器、八分频器。
2、对设计的分频器进行波形仿真分析。
四、三位、八位简易频率计程序
1、三分频器程序
modulesan(clk_in,rst_n,clk_out);
input clk_in;
分频器设计实验报告
分频器设计实验报告竭诚为您提供优质文档/双击可除分频器设计实验报告篇一：n分频器分析与设计一、实验目的掌握74190/74191计数器的功能，设计可编程计数器和n分频器，设计(n-1/2)计数器、分频器。
二、实验原理分频是对输入信号频率分频。
1、cD4017逻辑功能2、74190/74191逻辑功能3、集成计数器级联当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。
方法分为异步级联和同步级联。
4、集成计数器的编程在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。
可采用复位编程和置数编程两种。
5、多片74190/74191计数器级联可根据具体计数需求和增减需求，选用74190或74191，选择不同功能、同步或异步设计等。
6、74190/74191计数器编程由于没有复位端，因此只能使用置数编程，置数端置为0即可异步置数。
可根据需求设计n进制加法或减法计数器。
n与译码逻辑功能如下。
7、74191组成(n-1/2)分频器电路如下图：u3计数器的两个循环中，一个循环在cp的上升沿翻转；另一个是在cp的下降沿翻转，使计数器的进制减少1/2，达到(n-1/2)分频。
三、实验仪器1、直流稳压电源1台2、信号发生器1台3、数字万用表1台4、实验箱1台5、示波器1台四、仿真过程1、按照cD4017和74191功能表验证其功能。
2、74191组成可编程计数器(1)构成8421bcD十进制加法计数器，通过实验验证正确性，列出时序表。
设计图如下仿真波形如下(2)构成8421bcD十进制减法计数器，通过实验验证正确性，列出时序表。
设计图如下：仿真波形如下篇二：数字逻辑实验报告(5分频器)实验报告课程名称：实验项目：姓名：专业：班级：学号：数字逻辑实验5分频器的原理及实现计算机科学与技术计算机14-8班计算机科学与技术学院实验教学中心20XX年12月15日实验项目名称：5分频器的原理及实现一、实验要求设计一个5分频器，使输出信号的频率是时钟脉冲信号频率的1/5。
X波段-20(10)MHz的微波分频器设计报告
X波段-20/10MHz的微波分频器设计报告简要: 制作一个高性能指标的、并且易受计算机控制和模拟PLL环路控制的VCO振荡器，一直是一个有待解决的课题。
本文介绍一款直接将X波段VCO 固态源降频到20MHz的分频器，利用此分频器，可实现对X波段VCO的数字测频、控制，也可应用于其它通信、雷达、遥控遥测、仪器和频率合成器PLL 等领域。
本文对此方案作了原理性研究、工程化设计和试验，得出了有益的结果。
1.设计目的X波段-20MHz的微波分频器是为了对X波段振荡源进行锁相而要求的。
通过对X波段振荡源的锁相，可以使数字信号处理系统直接对X波段微波振荡源的信号进行数据信号处理，从而实现X波段振荡源的数字化。
解决X波段-20MHz的微波分频就成为实现这一功能的关键技术。
分频到20MHz的目的，主要是考虑到下级数字信号处理系统的方便。
微波信号输出控制信号2.设计思路X波段的频率以标准10GHz为主。
考虑到目前直接对X波段的信号不能进行大分频比的分频，所以可以用二级分频。
第一级分频，是将10GHz的信号作1/8分频，分频后得以到1.25 GHz。
这是因为对1.25 GHz再进行分频的IC 电路，其困难程度下降很多。
从分频次数的角度，分频系数大一些为好。
这是因为对1.25 GHz再进行分频的IC电路，其困难程度下降很多。
第二级分频，是将1.25 GHz作1/64(1/128)分频，得到19.53125MHz（9.765625 MHz）。
技术指标：分频比1/512输入阻抗 50Ω输入功率 0~-10dBm输出 TTL电平供电 5V3.器件选用实现X波段数控稳频固态源的关键是能否实现频率高达10GHz的微波分频。
目前，能直接对10GHz的高频信号进行分频的IC有几种。
微波分频电路方框图第1级分频器：要对高达10GHz的微波信号进行直接分频，要选择一个合格的分频器件。
目前世界上工作频率达到10GHz以上的分频器不多，可供选择的器件是①NEC公司UPG506B②HITTELE公司HMC363以HITTELE公司的HMC363B为例。
奇数分频器设计实验报告
奇数分频器实验报告1. 背景奇数分频器是一种电子电路模块，主要用于将输入的时钟信号进行分频，并输出比输入频率低的信号。
奇数分频器的主要应用场景包括计数器、时钟频率降低等。
2. 分析2.1 奇数分频器的工作原理奇数分频器通常采用了三角波类型的振荡器来产生输入时钟信号，并通过相应的逻辑门电路对时钟信号进行分频。
常见的奇数分频器包括模2、模4和模8等。
以模8奇数分频器为例，其工作原理如下：1.奇数分频器接收输入时钟信号，并通过一个振荡器产生三角波类型的输入信号。
2.输入信号经过逻辑门电路进行分频，产生分频后的信号。
3.输出信号经过滤波电路以去除杂散信号。
4.输出信号即为输入信号的1/8。
2.2 奇数分频器的主要特点奇数分频器的主要特点包括：•输入输出频率比例为奇数，如1/2、1/4、1/8等；•分频系数固定，无法调节；•输出信号的相位与输入信号相同；•输出信号的波形稳定，幅值与输入信号相同。
2.3 奇数分频器的设计要求为了设计一个稳定可靠的奇数分频器，需要满足以下要求：•选用合适的逻辑门电路，以实现所需的分频倍数；•设计合适的滤波电路，以去除杂散信号；•保证输入输出电路的匹配性，以确保信号的传输稳定性；•选择合适的元器件，以满足设计要求，并考虑成本和可获得性。
3. 实验步骤及结果3.1 实验步骤本实验以模8奇数分频器为例，设计了以下实验步骤：1.准备实验所需的元器件和设备。
2.搭建电路原型。
3.设计逻辑门电路，实现1/8分频。
4.测试电路，检查信号传输和波形稳定性。
5.调整滤波电路，优化输出信号质量。
6.记录实验数据。
3.2 实验结果在实验中，成功搭建了模8奇数分频器电路，并进行了测试。
实验结果表明，输入信号的频率为100kHz，输出信号的频率为12.5kHz，且波形稳定。
4. 结论在本次实验中，我们成功设计了一个模8奇数分频器，实现了1/8分频。
实验结果表明，输入信号经过分频后，输出信号的频率比例为奇数，并且波形稳定，符合设计要求。
非整数分频器---课程设计实验报告2
设计二 非整数分频器设计一、实验目的1、掌握非整数分频器设计的两种方法；2、仿真比较两种方法的优缺点；3、进一步熟练掌握VHDL 语言特点及其数字系统设计方法；二、实验内容与设计思路（1）确定K 值，设计一个K 值分频器先根据自己学号S N 确定M 和N ：这里为了保证学号都不相同，取学号后四位，故取N s =0707；然后根据以下公式：()mod 1920(mod 17)017mod 17SS S N N ifN thenM else M N =+===得N=（707 mod 19）=4+20=24，M=(707 mod 17)=10； 然后根据下式计算分频比K 的值：...41666666.82410*9)1024(89)(8=+-=+-=N M M N K （2）实现方法一：分频比交错1、确定交错规律。
根据上面计算K 值过程可得出：使在24分频的一个循环内，进行10次9分频和14次8分频，这样，输出F_OUT 平均为F_IN 的8.41666666…分频。
为使分频输出（3）实现方法二：累加器分频1、设计原理图如下F-OUT2、方法二算法为：累加器位数是M ，则累加器模值为N M ，分频比为,STEPN K M 通过改变模值N M 和步长STEP 就可以以任意精度逼近要求地分频比。
由于实验要求分频比精度高于10-8，因此在这里选取累加器位数M=30，则N M =230=1073741824，STEP=127573286，则根据方法二算法得出K=8.146666667...,显然分频比精度高于10-8，满足要求。
三、输入原文件（VHDL 源程序）1、方法一模块VHDL 源程序为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY div_89_control IS --定义分频比交错法实体，实体名为div_89_control PORT(F_IN: IN STD_LOGIC; --输入时钟信号F_OUT1: OUT STD_LOGIC --输出时钟信号);END div_89_control;ARCHITECTURE a OF div_89_control IS --定义结构体，结构体名为A SIGNAL cnt1: INTEGER RANGE 0 TO 8; --9分频计数器SIGNAL cnt2: INTEGER RANGE 0 TO 7; --8分频计数器SIGNAL cnt: INTEGER RANGE 0 TO 23; --23分频控制器状态信号SIGNAL C_ENB: STD_LOGIC; --23分频控制器时钟驱动信号SIGNAL FS_CTL: STD_LOGIC; --控制8、9分频比例信号,高电平8分频,低电平9分频BEGINP1:PROCESS(F_IN) --8、9分频计数进程BEGINIF (F_IN'EVENT AND F_IN='1') THENIF(FS_CTL='0') THEN --9分频IF cnt1=8 THEN --计数cnt1<=0;ELSEcnt1<=cnt1+1;END IF;IF cnt1>4 THEN --控制输出,占空比0.5 F_OUT1<='1';ELSEF_OUT1<='0';END IF;IF cnt1=8 THENC_ENB<='1';ELSEC_ENB<='0';END IF;ELSEIF cnt2=7 THEN --8分频计数cnt2<=0;ELSEcnt2<=cnt2+1;END IF;IF cnt2>3 THENF_OUT1<='1';ELSEF_OUT1<='0';END IF;IF cnt2=7 THENC_ENB<='1';ELSEC_ENB<='0';END IF;END IF;END IF;END PROCESS P1;P2:PROCESS(F_IN,C_ENB) --23分频器进程BEGINIF(F_IN'event and F_IN='0') thenIF (C_ENB='1') THEN --由驱动信号驱动IF cnt=23 THEN --计数cnt<=0;ELSEcnt<=cnt+1;END IF;ELSEcnt<=cnt;END IF;END IF;END PROCESS P2;p3:process(F_IN)begincase(cnt)is --23分频器状态输出选择when 0=>FS_CTL<='0';when 1=>FS_CTL<='1';when 2=>FS_CTL<='0';when 3=>FS_CTL<='1';when 4=>FS_CTL<='1';when 5=>FS_CTL<='0';when 6=>FS_CTL<='1';when 7=>FS_CTL<='0';when 8=>FS_CTL<='1';when 9=>FS_CTL<='1';when 10=>FS_CTL<='0';when 11=>FS_CTL<='1';when 12=>FS_CTL<='0';when 13=>FS_CTL<='1';when 14=>FS_CTL<='1';when 15=>FS_CTL<='0';when 16=>FS_CTL<='1';when 17=>FS_CTL<='0';when 18=>FS_CTL<='1';when 19=>FS_CTL<='1';when 20=>FS_CTL<='0';when 21=>FS_CTL<='1';when 22=>FS_CTL<='0';when 23=>FS_CTL<='1';when others=>FS_CTL<='0';end case;end process p3;END a;2、方法二模块VHDL源程序为：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div_accumulater is -- 定义累加器分频实体，实体名为div_accumulaterport(F_IN: in std_logic; --输入时钟信号F_OUT2: out std_logic); --输出时钟信号end div_accumulater;architecture b of div_accumulater is --定义结构体，结构体名为bconstant step :integer :=127573286; --定义步长signal counter :std_logic_vector(29 downto 0):="000000000000000000000000000000"; --定--义累加器位数为30 beginp1:process(F_IN)beginif(F_IN'event and F_IN='1')thencounter<=counter+step; --步长相加end if;end process p1;F_OUT2<=counter(29); --溢出位输出end b;3、由于实验要求将两个分频器放在同一个电路中仿真实现，因此合并后的总模块VHDL源程序为：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity div_fs is --定义分频器实体，实体名为div_fsport(Clk: in std_logic;F_out1: out std_logic; --两种方法时钟输出F_out2: out std_logic);end div_fs;architecture behave of div_fs iscomponent div_89_control --方法一模块port(F_IN:in std_logic;F_OUT1:out std_logic);end component;component div_accumulater --方法二模块port(F_IN: in std_logic;F_OUT2: out std_logic);end component;beginu1:div_89_control port map(Clk,F_out1);u2:div_accumulater port map(Clk,F_out2);end behave;整个仿真只需要输入时钟Clk : in std_logic;四、仿真结果及分析1、方法一模块仿真波形图，如下图1：2、方法二模块仿真波形图，如下图2：3、合并后总模块仿真波形图，如下图3：（图中蓝线是分频比调整过程第二个周期结束点）由于实验要求仿真波形至少要反映分频比调整过程的两个周期，因此上面所有波形图均是截取了分频比调整过程的两个周期进行分析比较。
分频器设计实验报告
分频器设计实验报告一、实验目的本次实验的主要目的是设计并实现一个分频器，以深入理解数字电路中频率分频的原理和实现方法，掌握相关的电路设计和调试技能。
二、实验原理分频器是一种数字电路，用于将输入的时钟信号的频率降低为原来的 1/N，其中 N 为分频系数。
常见的分频器有偶数分频器和奇数分频器。
偶数分频器的实现相对简单，可以通过计数器来实现。
当计数器计数值达到分频系数的一半时，输出信号翻转，从而实现偶数分频。
奇数分频器的实现则较为复杂，通常需要使用多个触发器和组合逻辑电路来实现。
在本次实验中，我们将分别设计一个偶数分频器（以 4 分频为例）和一个奇数分频器（以 3 分频为例）。
三、实验器材1、数字电路实验箱2、示波器3、逻辑分析仪4、集成电路芯片（如 74LS 系列芯片）四、实验步骤（一）4 分频器的设计与实现1、原理图设计使用 74LS161 四位二进制同步计数器作为核心器件。
将计数器的时钟输入端连接到输入时钟信号。
将计数器的输出端 Q2 和 Q0 通过与门连接到一个 D 触发器的时钟输入端。
将 D 触发器的输出端作为 4 分频器的输出。
2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。
3、调试与测试输入一个频率稳定的时钟信号。
使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 4 分频。
（二）3 分频器的设计与实现1、原理图设计使用两个 D 触发器和一些组合逻辑门（如与门、或门等）来实现 3 分频。
第一个 D 触发器的输出作为第二个 D 触发器的输入。
通过组合逻辑门对两个 D 触发器的输出进行处理，得到 3 分频的输出信号。
2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。
3、调试与测试输入一个频率稳定的时钟信号。
使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 3 分频。
五、实验结果（一）4 分频器实验结果通过示波器观察输入时钟信号和输出分频信号的波形，发现输出信号的频率为输入信号频率的 1/4，成功实现了 4 分频功能。
分频器实验报告
分频器实验报告分频器实验报告引言：分频器是电子电路中常见的一种器件，它可以将输入信号的频率降低或提高到所需的频率范围内。
在本次实验中，我们将通过搭建一个简单的分频器电路来研究其工作原理和性能。
实验目的：1. 了解分频器的基本原理和工作方式；2. 掌握分频器的搭建方法；3. 研究不同参数对分频器性能的影响。
实验器材：1. 信号发生器；2. 电阻、电容、电感等被动元件；3. 示波器；4. 电源。
实验步骤：1. 搭建分频器电路：根据实验要求，选择合适的被动元件和电路拓扑，搭建分频器电路。
2. 连接信号发生器：将信号发生器的输出端与分频器电路的输入端相连。
3. 连接示波器：将示波器的探头分别连接到分频器电路的输入端和输出端。
4. 设置信号发生器：根据实验要求，设置信号发生器的频率和幅度。
5. 测试分频器性能：通过示波器观察分频器输入信号和输出信号的波形，并记录相关数据。
6. 改变参数：根据实验要求，逐步改变分频器电路中的参数，如电阻、电容、电感等，观察其对分频器性能的影响。
7. 分析实验结果：根据实验数据和观察结果，分析分频器的工作原理和性能特点。
实验结果：通过实验观察和数据记录，我们得到了以下实验结果：1. 分频器的工作频率范围：根据实验所用的被动元件和电路拓扑，我们确定了分频器的工作频率范围。
2. 分频比的变化：通过改变分频器电路中的参数，我们观察到了分频比的变化情况，并记录了相应的数据。
3. 分频器的输出波形：通过示波器观察，我们得到了分频器输出信号的波形，并分析了其特点。
讨论与分析：根据实验结果，我们可以得出以下结论：1. 分频器的工作原理：分频器通过改变输入信号的频率来实现频率的降低或提高。
2. 分频器的性能特点：分频器的性能受到电路拓扑和被动元件参数的影响，不同的参数设置会导致不同的分频比和输出波形。
结论：通过本次实验，我们深入了解了分频器的工作原理和性能特点。
分频器作为一种常见的电子电路器件，在通信、计算机等领域有着广泛的应用。
课程设计—分频器的制作
电子技术课程设计报告学院：专业班级：学生姓名：学号：指导教师：完成时间：成绩：分频器的制作设计报告一. 设计要求把1000HZ的信号分成500Hz，100Hz的信号，用拨动开关控制。
发挥部分：1、200Hz信号的产生 2、倍频信号的产生。
二. 设计的作用、目的1、掌握运用中规模集成芯片设计分频器的方法。
2、掌握使用与非门、555单稳态产生倍频信号的方法。
三.设计的具体实现1、单元电路设计(或仿真)与分析1、分频信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，并通过单刀双掷开关控制。
仿真结果图如下：①当开关拨到1档时，上面频率计数器计输入信号频率为1000Hz，下面频率计数器计数频率为500Hz信号。
②当开关拨到2档时，上面频率计数器计输入信号频率为1000Hz，下面输出频率计数器显示100Hz信号。
2、200Hz信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
仿真结果图如下：在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，2脚即输出200Hz信号。
2、倍频信号的产生：倍频信号原理图如下，输入信号由最左端输入方波（频率大于1000Hz并且峰峰值大于3v小于5v效果好）其中第一个与非门连接成非门使用，起着对输入信号倒相的作用。
这样，当有一个方波脉冲信号输入时，由C1、R1组成的微分电路将在脉冲信号的前沿产生一个正向微分脉冲信号，同时在方波下降沿处产生负向脉冲，另一路经过反相后，C2、R2微分电路产生负向脉冲（另一路产生正向脉冲同时）和负向脉冲，经过二极管滤除正向脉冲作为555单稳态的2脚触发端输入信号，而555单稳态3脚输出倍频后的方波。
仿真结果图如下：左端频率计数器显示的是输入的1000Hz的信号，右端频率计数器显示的是倍频后输出的2000Hz的信号示波器显示：号2000Hz。
数字信息技术实验分频器设计报告精品
实验名称：分频器设计实验时间：2015年3月17日上午实验人：一、实验项目分频器设计实验：利用QuatusII仿真实现分频器设计。
二、实验仪器及器件计算机、USB－BLASTER下载线、数字系统实验箱、5V稳压电源。
三、实验目的1、熟悉教学实验板的使用，初步了解掌握Verilog HDL语言和VHDL语言。
2、掌握分辨器原理，熟悉分频器的功用，学习分频器的设计、掌握用Verilog HDL 或者VHDL 语言描述分频器的方法。
3、熟悉和掌握FPGA开发软件QuatusII的基本操作，用QuatusII编译Verilog和VHDL语言。
4、掌握USB－BLASTER下载工具的安装、以及程序下载方法。
5、学会FPGA I/O引脚分配和实现过程。
四、实验要求及内容1、首先下载给定的VHDL硬件描述语言编写的分频器示例程序，读懂程序，编译并仔细观察在实验板上的现象。
2、在QuatusII平台上进行波形仿真。
3、扩展内容：设计分频电路得到3分频器、8分频器和32分频器。
编写分频器的Verilog 或VHDL代码，并仿真，同时给出3、8、32分频仿真波形。
五、实验原理分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。
在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。
偶数分频（2N）偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。
奇数分频（2N+1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为X/(2N+1)）。
得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，最后将CLK1和CLK2相或之后输出，就可以得到占空比为50%的奇数分频器。
EDA数控分频器设计的实验报告
实验报告
专业班级：电子092姓名：林明辉学号：200901122
实验课程：EDA技术实用教材
项目名称：
一．实验目的：1.了解并掌握QuartusⅡ使用方法
2.学Байду номын сангаас8位数码扫描器显示电路设计
3.实验箱的运用
实验原理：其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
二．实验步骤：1.先编好底层文件—数控分频器程序
2.编好8位数码扫描显示电路程序
3.把两个底层文件设置成符号文件
4.调用以上两个符号文件连成以下电路图
三．实验仪器：电脑一台
实验箱一个
四．数据记录及处理：
数控分频器的设计实验报告
1 引言计算机组成原理与设计是计算机通信与技术专业本科生的必修课程。
在完成理论学习和必要的实验后，本科学生掌握了它的基本原理和各种基本功能的应用，但对硬件实际应用设计和其完整的用户程序设计还不清楚，实际动手能力不够，因此对该课程进行一次课程设计是有必要的。
计算机组成原理与设计的课程设计既要让学生巩固课本学到的理论，还要让学生学习硬件电路设计和用户程序设计，同时学习查阅资料、参考资料的方法。
计算机原理与设计的课程设计主要是通过学生独立设计方案并自己动手用计算机电路设计软件，编写和调试用户程序，来加深对该课程的认识和理解，充分发挥我们的个体创新能力。
1.1 设计的目的本次设计的目的就是了解并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。
通过学生独立设计方案并自己动手用计算机电路设计软件，编写和调试用户程序，来加深对该课程的认识和理解，充分发挥我们的个体创新能力。
通过课程设计深入理解VHDL语言的精髓，达到课程设计的目标。
1.2 需求分析这次课程设计的题目是实现基于CPLD的数控分频器及其应用。
设计乐曲程序能实现演奏电路，并用原理图方法设计数字时钟，使电路具有校时校分的功能与传统的纯硬件方法相比简单有效。
此设计可以适应多家可编程逻辑器件，便于组织大规模的系统设计;便于设计的复用继承和升级更新，具有广阔的应用前景。
1.3 设计的基本内容传统数字电路设计是利用标准集成电路、电路板来实现电路功能。
可编程逻辑器件和EDA技术使设计方法发生了质的变化。
把以前“电路设计+硬件搭试+调试焊接”转化为“功能设计+软件模拟+仿真下载”。
利用EDA开发平台，采用可编程逻辑器件CPLD/FPGA使硬件的功能可通过编程来实现，这种新的基于芯片的设计方法能够使设计者有更多机会充分发挥创造性思维，实现多种复杂数字逻辑系统的功能，将原来由电路板设计完成的工作放到芯片的设计中进行，减少了连线和体积，提高了集成度，降低了干扰，大大减轻了电路设计和PCB 设计的工作量和难度，增强了设计的灵活性，有效地提高了工作效率，MUSICFLOW增加了系统的可靠性和稳定性，提高了技术指标。
分频器设计报告
数控分频器设计报告一、设计目的学习数控分频器的设计、分析和测试方法。
以quartusⅡ为开发平台，用VHDL语言和原理图结合的方法设计占空比为50%的5分频电路、6分频电路和5.5分频电路，通过功能选择键选择需要的分频比。
二、功能描述CLK输入为待分频的信号。
当S1S0输入为时，该数控分频器输出分频比为；当S1S0输入为时，该数控分频器输出分频比为；当S1S0输入为时，该数控分频器输出分频比为；三、设计原理数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。
用VHDL语言设计占空比为50%的任意奇数次、偶数次分频电路，用原理图输入法设计5.5分频电路，通过3选一数据选择器选择需要的分频电路，从而达到实验目的。
四、设计流程（1）占空比为50%的5分频电路1、新建文件夹d:\fenpin52、打开quartusⅡ创建工程fenpin53、新建vhdl文本，输入设计程序（见附1），保存为fenpin5.vhd4、启动编译，建立仿真波形图（见附2）5、将该5分频电路封装设置成可调用的元件。
附图1：附图2：（2）占空比为50%的6分频电路1、新建文件夹d:\fenpin62、打开quartusⅡ创建工程enpin63、新建vhdl文本，输入设计程序（见附3），保存为fenpin6.vhd4、启动编译，建立仿真波形图（见附4）5、将该6分频电路封装设置成可调用的元件。
附图3：附图4：（3）5.5分频电路1、用VHDL输入法设计模为6的计数器M6并设置为可调用元件(VHDL文件见附5)。
2、设计D触发器DFF，实现其clk上升沿到来时Q输出取反（附6）。
3、新建文件夹d:\fenpin3，将计数器M6和触发器DFF的vhd文件和bsf文件复制到fenpin3文件夹下，打开quartusⅡ创建工程fenpin34、设计5,5分频电路的顶层文件（附7），保存为fenpin3.bdf5、启动编译，建立仿真波形图（见附8）6、将该5.5分频电路封装设置成可调用的元件。
分频器设计
10K,30k,50k分频器设计报告学院：电子信息学院班级：10918T姓名：张涛学号：26任课教师：李玲10K,30k,50k分频器设计报告一、设计要求：由方波振荡器产生的方波信号经分频处理，产生频率为10kHz、30kHz和50kHz 的方波分频信号，占空比为50%。
二、方案设计：在现代数字逻辑电路设计中，分频器是一种基本电路。
通常用来对某个给定频率进行分频，以得到所需的频率。
整数分频器的实现非常简单，可采用标准的计数器（分频器），也可以采用可编程逻辑器件设计实现。
本次采用的设计输入是Max+plus2中的文本编辑器。
三、设计过程本次设计采用的是VHDL语言的设计输入，程序如下：architecture a of fenpinqi issignal count10:integer range 0 to 920;signal count30:integer range 0 to 320;signal count50:integer range 0 to 192;begin----------10kprocess(sysclk,rst)beginif rst='1' thencount10<=0;clk10k<='0';elsif sysclk'event and sysclk='1' thenif count10=960 thenclk10k<= not clk10k;count10<=0;end if;end if;end process;-----------30kprocess(sysclk,rst)beginif rst='1' thencount30<=0;clk30k<='0';elsif sysclk'event and sysclk='1' then if count30=320 thenclk30k<= not clk30k;count30<=0;else count30<=count30+1;end if;end if;end process;-----------50kprocess(sysclk,rst)beginif rst='1' thencount50<=0;clk50k<='0';elsif sysclk'event and sysclk='1' then if count50=192 thenclk50k<= not clk50k;count50<=0;end if;end if;end process;end a;图1 10K仿真波形图图2 30K仿真波形图图3 50K仿真波形图图4 分频器仿真波形图三、结论与体会本次设计是用VHDL语言的设计输入，进一步加深了我对VHDL语言的认识，由于采用的是软件电路的设计输入，故不能了解其底层的一些误差和产生这些误差的原因！理论知识是在实践中得到升华的，把课堂知识运用到实际的工程项目中才能发挥出其作用。
实验四 分频器设计
实验四分频器设计
一、实验目的
学习分频器的vhdl设计。
二、实验原理
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。
下面讲讲对各种分频系数进行分频的方法：
第一，偶数倍分频：偶数倍分频是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。
如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并使计数器复位，使得下一个时钟从零开始计数。
以此循环下去。
这种方法可以实现任意的偶数分频。
第二，奇数倍分频：奇数倍分频有两种实现方法：首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。
即是在计数值在邻近的1和2进行了两次翻转。
这样实现的三分频占空比为1/3或者2/3。
如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。
这种方法可以实现任意的奇数分频。
三、实验内容
1．设计分频器，可以对输入时钟信号CLK进行2分频、4分频、8分频、16分频
2．设计分频器，可以对输入时钟信号CLK进行3分频，且要求输出时钟占空比为50%（选做）
四、实验报告要求
根据实验内容，在quartusⅡ中编写出VHDL实验程序，完成程序编译，建立起波形文件，设置将要分频的源信号clk时钟信号为1KHZ，将仿真的结果附在实验报告中。
数控分频器设计实验报告
实验目的与要求实验名称:数控分频器设计实验目的:将4位计数器改成8位计数器形式,完成全部仿真测试和硬件测试内容实验原理给定计数模N,当计数到N时,对计数器发出一个清零信号,使其从头开始计数,以此循环往复如果控制的是计数器的同步清零端,则为计数器的同步清零模式.如果控制的是异步清零端,则为计数器的异步清零模式.对于给定的模M,当计数满到溢出时,或限制其计数到某一数值时,发出一个信号,控制计数器的加载预置端,使计数器加载M,如果控制的是计数器的同步加载端,则为同步加载模式,如果控制的是计数器的异步加载端,则为异步加载计数模式1、实验内容编辑和输入设计文件新建文件夹——输入源程序——文件存盘源程序A、module FDIV0(CLK,PM,D,DOUT,RST);input CLK;input RST;input[7:0]D;output PM;output [7:0] DOUT;reg[7:0]Q1;reg FULL;（*synthesis,keep*）wire LD;always @(posedge CLK or negedge RST)beginif(!RST)begin Q1<=0;FULL<=0;endelse if(LD)begin Q1<=Q1+1;FULL<=0;endendassign LD=(Q1==8'B11111111);assign PM=FULL;assign DOUT=Q1;endmoduleB、module fdiv01(CLK,PM,D,DOUT,RST);input CLK;input RST;input[7:0]D;output PM;output [7:0] DOUT;reg[7:0]Q1;reg FULL;（*synthesis,probe_port,keep*）wire LD;always @(posedge CLK or posedge LD or negedge RST )begin if(!RST)begin Q1<=0;FULL<=0;endelse if(LD)begin Q1<=D;FULL<=1;endelse begin Q1<=Q1+1;FULL<=0;endendassign LD=(Q1==8'B00000000);assign PM=FULL;assign DOUT=Q1;endmoduleC、module fdiv02(CLK,PM,D);input CLK;input [7:0] D;output PM;（*synthesis,probe_port,keep*）[7:0] Q1;reg FULL;（*synthesis,probe_port,keep*）wire RST;always @ (posedge CLK or posedge RST)beginif (RST)begin Q1<=0;FULL<=1;endelse begin Q1<=Q1+1;FULL<=0;endendassign RST = (Q1==D);assign PM=FULL;endmoduleD、module fdiv03(CLK,PM,D);input CLK;input [7:0] D;output PM;（*synthesis,probe_port,keep*）[7:0] Q1;reg FULL;（*synthesis,probe_port,keep*）wire RST;always @ (posedge CLK)beginif (RST)begin Q1<=0;FULL<=1;endelse begin Q1<=Q1+1;FULL<=0;endendassign RST = (Q1==D);assign PM=FULL;endmodule2、总结与体会创建工程打开并建立新工程管理窗口——将设计文件加入工程中——选择目标芯片——工具设置——结束设置3、全程编译前约束项目设置选择FPGA目标芯片——选择配置器件的工作方式——选择配置器件和编程方式——选择目标器件引脚端口状态——选择Verilog语言版本4、全程综合与编译Processing——Start Compilation启动全程编译5、仿真测试AB、C、D实验总结与体会通过这次实验学会了将4位计数器改成8位计数器形式,完成全部仿真测试和硬件测试内容。
实验报告模板：实验三 数控分频器设计
实验三数控分频器设计【实验目的】1．设计实现一个根据不同的输入，将时钟信号进行分频2．掌握分频计数器类型模块的V erilog描述方法；3．学习设计仿真工具的使用方法；4．学习层次化设计方法；【实验内容】1．用V erilog 语言设计带计数允许和复位输入的数控分频器。
2．编制仿真测试文件，并进行功能仿真。
3．下载并验证分频器功能【实验原理】数控分频器是把要分频的信号作为计数器的clk输入，然后通过计数器的计数，到达预设值之后输出一个高电平，将计数器置零，在进行下一轮的计数，所以输出的信号依然是脉冲信号，但不是占空比为1:1的脉冲信号。
数控分频器可以进行不同类型的分频，是通过对计数器的预设值的改变，从而改变了分频器的分频参数，达到了数控的目的。
【程序源代码】（加注释）module CONTROL(clk,din,Q,fout,pfull);input[7:0]din; //定义输入为8位的input clk;output fout,pfull;output[7:0]Q;reg[7:0]Q; //定义输出Q为8位的寄存器变量reg fout,full,pfull; //定义fout,full,pfull为寄存器变量always@(posedge clk) // 定义clk为上升沿敏感信号begin //主块开始if(Q==din)begin //使用了块语句Q=0;full=1;endelse beginQ=Q+1;full=0;endpfull=full;end //主块结束always@(posedge pfull) //定义pufll为上升沿敏感信号fout=~fout;endmodule【仿真和测试结果】【硬件仿真结果】：【实验心得和体会】这次试验是对数控分频器的设计，通过这次的实验我对QuartusII有了更深入地了解，但如何跟好的使用还需要我继续在后边的试验中努力学习，在平常的时候对QuartusII多运用。
奇数分频器设计实验报告
奇数分频器设计实验报告
一、实验目的
本实验旨在让学生了解奇数分频器的基本原理，掌握奇数分频器的设计方法，以及熟悉常用的电子元器件和仪器设备。
二、实验原理
奇数分频器是一种常用的电路，在数字电子技术中有着广泛的应用。
其基本原理是将输入信号进行频率除以奇数的操作，输出一个较低频率的信号。
在实现奇数分频器时，可以采用多种不同的电路设计方案。
其中最简单的方式是使用与门和反相器组成一个环形计数器，通过计数来实现分频操作。
当计数值达到指定值时，输出一个脉冲信号，并清零计数器。
这样就可以将输入信号进行奇数分频。
三、实验步骤
1. 准备实验所需材料和仪器设备，并按照电路图连接各个元件。
2. 在示波器上观察输入信号波形，并记录其频率。
3. 通过调节电路中反相器和与门数量来确定所需分频倍率。
4. 测量输出信号波形，并记录其频率和幅度。
5. 对比输入和输出信号波形，判断是否达到了预期效果，并进行必要的调整和优化。
四、实验结果
经过实验，我们成功地设计并实现了一个奇数分频器电路。
在输入信号频率为1kHz时，我们通过调整反相器和与门数量，将其分频至500Hz的输出信号。
同时，我们还观察到输出信号的幅度略微下降，但仍然保持在较高水平。
五、实验总结
本次实验让我们深入了解了奇数分频器的原理和设计方法，并通过实际操作加深了对于数字电子技术的理解。
同时，我们也学习到了如何使用示波器等仪器设备进行信号测量和分析。
这些知识和技能对于今后从事相关领域的工作和研究都将有着重要的帮助。
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数控分频器设计报告
一、设计目的
学习数控分频器的设计、分析和测试方法。
以quartusⅡ为开发平台，用VHDL语言和原理图结合的方法设计占空比为50%的5分频电路、6分频电路和5.5分频电路，通过功能选择键选择需要的分频比。
二、功能描述
CLK输入为待分频的信号。
当S1S0输入为时，该数控分频器输出分频比为；当S1S0输入为时，该数控分频器输出分频比为；当S1S0输入为时，该数控分频器输出分频比为；
三、设计原理
数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。
用VHDL语言设计占空比为50%的任意奇数次、偶数次分频电路，用原理图输入法设计5.5分频电路，通过3选一数据选择器选择需要的分频电路，从而达到实验目的。
四、设计流程
（1）占空比为50%的5分频电路
1、新建文件夹d:\fenpin5
2、打开quartusⅡ创建工程fenpin5
3、新建vhdl文本，输入设计程序（见附1），保存为fenpin5.vhd
4、启动编译，建立仿真波形图（见附2）
5、将该5分频电路封装设置成可调用的元件。
附图1：
附图2：
（2）占空比为50%的6分频电路
1、新建文件夹d:\fenpin6
2、打开quartusⅡ创建工程enpin6
3、新建vhdl文本，输入设计程序（见附3），保存为fenpin6.vhd
4、启动编译，建立仿真波形图（见附4）
5、将该6分频电路封装设置成可调用的元件。
附图3：
附图4：
（3）5.5分频电路
1、用VHDL输入法设计模为6的计数器M6并设置为可调用元件(VHDL文件见附5)。
2、设计D触发器DFF，实现其clk上升沿到来时Q输出取反（附6）。
3、新建文件夹d:\fenpin3，将计数器M6和触发器DFF的vhd文件和bsf文件复制到fenpin3文件夹下，打开quartusⅡ创建工程fenpin3
4、设计5,5分频电路的顶层文件（附7），保存为fenpin3.bdf
5、启动编译，建立仿真波形图（见附8）
6、将该5.5分频电路封装设置成可调用的元件。
附5：
附6：
附7：
附8：
（4）3选一数据选择器
1、用VHDL语言设计2选一数据选择器。
（附9）
2、用原理图输入法设计3选一数据选择器（附10）并将3选一数据选择器设置成可调用的元件。
附9：
附10：
（5）分频可选的分频器设计
1、新建文件夹d:\fenpinqi，并将5分频6分频5.5分频电路的vhd文
件和bsf文件复制到fenpinqi文件夹下
2、打开quartusⅡ创建工程fenpinqi
3、设计5,5分频电路的顶层文件（附11），保存为fenpinqi.bdf
4、启动编译，建立仿真波形图
5、引脚锁定编译，编程下载，硬件测试。
附11：
五、心得体会
该电路系统采用自顶向下方式将系统按功能逐层分割的层次化设计方法，该设计先将VHDL设计程序或原理图输入的文件分别编译、综合、仿真，完成各功能模块的调试，生成各子电路符号，然后在顶层设计中把各功能模块调入，把各模块接口连接起来即得到该数控分频器。
此设计理念在调试时也给了我很大方便，调试时只要一个模块一个模块进行调就可以了，充分体现了结构化编程的优势。