数字逻辑 第七章

FB-1 ( DB-1 )
F1 ( D1 )
F0 ( D0 )
用ROM实现4 × 4乘法器
被 乘 数
Y0 Y1 Y2 Y3 X0 X1 X2 X3
乘 数
28 × 8 A0 ROM D0 A1 D1 A2 D2 A3 D3 A4 D4 A5 D5 A6 D6 A7 D
7
P0 P1 P2 P3 P4 P5 P6 P7
7.4.2 时序 PAL 器件
s
s
输入
n
X 0 ~X(n-1)
与阵列 (可编程)
k P0 ~P(k-1)
或阵列 （固定）
IO 输出 IO0 ~IO(s-1) l 寄存器输出 O0 ~O(l -1)
l
输出 寄存 器组 CLK OE
l
O0 ~O(l -1)
时序PAL 的基本结构框图
时序 PAL 器件的部分输出连到D触发器的数据输入 端D(输出寄存器)，寄存器受统一的时钟脉冲信号控制。
l
组合PAL 的基本结构框图
具有三态输出功能的PAL结构，器件PAL16L8，如书P302图7.20。
• 10个纯输入引脚 I0~I9 • 6个IO引脚(反馈)提供的输入引脚 IO2~ IO7
• 8个输出(或阵列)O1， IO2~ IO和O8
• 与阵列(16×2) × (8× 8)O2~ • L：输出形式(L—低有效， H—高有效， C—互补)
A2
地址译码电路
8 ×2 bit ROM的逻辑图
存储单元 地址 译码 电路
m0 m1 m2 m3 m4 m5 m6 m7
0 1 1 0
0 0 0 1
D0 = m3+ m5+ m6+ m7
D1 = m1+ m2+ m4+ m7
地A 1 址
A0
A2
1
0 0 1
0
1 1 1
D1
D0
数据
ROM存储器
2n × b ROM 地 址 输 入 数 据 输 出
D6
D2
D1
D0
7.2.2 用ROM实现组合逻辑设计
例1 将 4 位二进制数转换为 Gray 码。
B3 B2 B1 B0
G3 G2 G1 G0 B3
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 0
Ｄ 0 1 1 0 1 1 Ｆ
0 0 1
0 0 1 0 0 1 0 0 1
Ｅ
输出F与任何输入项无相连，总是“浮动”到逻辑“1”（恒1 输出），导致与门关闭。
7.1.3 PLD 的设计过程及主要优点
一、 PLD的设计过程
• 所需设备：两大类 1. 可编程逻辑开发软件 ABLE、VHDL、… … 2. 编程器 • 设计过程分三个阶段： 1. 设计输入 2. 设计实现 3. 设计验证
7.2.1 ROM 的内部结构
+Ev m0 m1 m2 D A A B B m0 m1 m2 m3
与阵列：固定
m3
A
A
B
B
× × × ×
或阵列：可编程
D
D = m0 + m1 + m2 + m3
熔丝
举例：实现逻辑函数
D = AB+AB
与阵列：固定
A 输 入 变 量 A
B
B m0 m1 m2 m3
D 输出函数
或阵列：可编程
用 TTL 电路构成的 8 ×2 ROM的逻辑图
+5V 74LS138 G1 G2A G2B A0 A1 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 /ROW0 /ROW1 /ROW2 /ROW3 /ROW4 /ROW5 /ROW6 /ROW7 /D0 存储体 /D1 74LS14 D0 D1 +5V D0 = m3+ m5+ m6+ m7 D1 = m1+ m2+ m4+ m7
63 0 1
63
01
63 0 1
63 0 1
63
A13 A14 A0 A1 A2 A3 A4 A5 地址总线 数据总线 m511
511 单元 01 63 0 1 63 01 63 0 1 63 0 1 63
64—1
64—1
64—1
64—1
64—1
多路
选择器
多路
选择器
多路
选择器
多路
选择器
多路
选择器
D7
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0
0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0
B3 0 1 B2 1 B2 0 B1 0 B1 1 1 B0 B0 0 0 m0 1 1 0 或 0 阵 1 列 1 0
固定连接 ⑶ 与门的表示
A B C D
编程连接
不连接
F
A B C D 分立元件 PLD 结构
F
⑷ 或门的表示
A B C D
F
A B C D
F PLD 结构
分立元件
⑸ 与门的缺省状态 当一个输入缓冲器的互补输出同时接到某一个单独乘积项 时，该乘积项的输出总为０。如图中Ｄ： D = A•A • B • B = 0 这种状态称为与门的缺省状态。可用乘积项Ｅ的速记符号 表示。 Ａ Ｂ A B D E F
乘 积
乘积的取值参见书P296表7.1。
32K ×8 EPROM组成框图
（32 ×1024）×8 位 存储阵列 A0 m0 m1
A1
A13
15—32 ×1024 地址译码器
m32×1024-1 D7 D6 D0
A14
地址总线
数据总线
地址译码 2 15 = 23×23 × 23 × 23 × 23 ——用3—8译码器实现
2. PLA分组合PLA和时序PLA(包含有触发器)。
例 具有6个与项的4×3PLA的电路。
I0 I1 I3 I4
P1
P2
P3
P4
P5
P6
O1 O2 O3
7.4 可编程阵列逻辑 (PAL) Programmable Array Logic
特点：固定的或阵列和可编程的与阵列
PAL与ROM相反，与同样位数的PLA相比，PAL减
7.5 通用逻辑阵列概述(GAL) Generic Array Logic
二、结构上的的改进 通用性 ⑴ 每个输出端增加了一个逻辑输出宏单元 (OLMC——Output Logic M百度文库cro Cell) ⑵ 加密
⊕⊙↑↓←→↖↗↙↘≈≡≠≤≥＜＞≮≯
∷±＋－×÷／ ∫∮∧∨∑∏∪∩∈∵∴≌∽√≦≧㏒㏑ ‘’ “” ㏒㏑ •
少了编程点数，从而简化了编程工作(或阵列固定，仅对
与阵列编程，工作单一)。这样，就更有利于辅助设计系 统的开发。 大多数的PAL提供7~8个与项( P1 ~ P8 )。 PAL器件可分为组合PAL和时序PAL两大类。
7.4.1 组合 PAL 器件
输入 n I0~I(n-1) 与阵列 (可编程) k P0 ~P(k-1) l 或阵列 （固定） s O0~O(s-1) IO 输出 IO0~IO(l-1) O 输出
7.5 通用逻辑阵列概述(GAL) Generic Array Logic
一、工艺上的改进 高速电可擦除CMOS Electrically Erasable Complementary Metal-Oxide Semiconductor (E2CMOS)
特点： ⑴ 可测试性 ⑵ 低功耗，使集成度更高 ⑶ 速度不低于其他TTL可编程器件 ⑷ 可重复编程100次衣裳
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0
0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0
0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0
二、 PLD的主要优点
1. 简化系统设计 2. 功能集成度高 3. 可靠性高
7.2 只读存储器 Read Only Memory
只读存储器按内部结构可分为： • 固定只读存储器 ROM • 可编程只读存储器 PROM • 可擦除可编程只读存储器 EPROM • 电可擦除可编程只读存储器 EEPROM 特点：与阵列——固定 或阵列——可编程
一、PLD 的编程工艺
1.掩膜可编程PLD：mask PLD 2.现场可编程PLD：PPLD (可编程PLD) EPPLD (可擦除可编程PLD) EEPPLD (电可擦除可编程PLD)
二、PLD 的描述规则和符号 ⑴ 输入缓冲器 Ａ
Ｂ Ｃ
A 0 1
B C 0 1 1 0
⑵ PLD 编程点的连结方法 ×
第七章
可编程逻辑器件 PLD
7.1 PLD 概述 7.1.1 PLD 的电路结构及分类 7.1.2 PLD 的编程工艺及描述的逻辑规则和符号 7.1.3 PLD 的设计过程及主要优点 7.2 只读存储器 7.2.1 ROM 的内部结构 7.2.2 用ROM 实现组合逻辑设计 7.2.3 常用的LSI ROM器件 7.3 可编程逻辑阵列 7.4 可编程阵列逻辑 7.4.1 组合PAL器件 7.4.2 时序PAL器件
= (23 × 23 × 23) ×(23 × 23 ) ——二级译码电路
32K ×8 EPROM组成框图
A6 A7
9—512 地址 译码器
（512 ×64 存储阵列）×8 位 = 512 ×512 m0 m1
0 单元 0 1 1 单元 0 1 63 0 1 63 01 63 0 1 63 0 1 63
A0 A1
地址 译码器
CS0 CS1 CS 2n-1
存储单元 0单元 1单元
地 址 输 入
A0 A1
D0 D1
An-2 An-1
2n -1单元
An-2 An-1
Db-2
或阵列
Db-1
D1 D0
数据输出
地 址 输 入 变 量
A0 A1
与阵列 译码器
m0 m1
An-2 An-1
m 2 -1
n
或门
或门
或门
时序 PAL 器件分为两大系列：R系列和X系列。 • R系列，与或阵列，如器件PAL16R6(参见书P308图7.23) 具有三态输出功能
8个纯输入引脚 I1~I8
2个IO引脚(反馈)提供的输入引脚 IO1~ IO8 6个寄存器输出(或阵列)O2~O7
时钟CLK
输出使能OE • X系列，与R系列不同为异或运算，如器件PAL16X6(参 见书P310图7.24)
电路
只读存储器 ROM 可编程逻辑阵列 PLA 可编程阵列逻辑 PAL
二、 PLD的分类
根据输出是否包含寄存器分为
PLD 的 分 类 根据内部结构及编程方式分为 组合PLD 时序PLD 只读存储器ROM 可编程逻辑阵列PLA 可编程阵列逻辑PAL 通用逻辑阵列GAL
7.1.2 PLD 的编程工艺及描述的逻辑规则和符号
G3 G2 G1 G0
B3
B3 B2 B1 B0 B2 B1 B0 G3 或 阵 列 G2 G1 G0 与 阵 列
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
7.3 可编程逻辑阵列 (PLA) Programmable Logic Array
特点：与、或阵列都可编程
1. 针对逻辑函数的最简与或式—— • PLA中的与阵列被编程产生所需的全部与项 • PLA中的或阵列被编程完成相应与项间的或运算 并最终产生输出。逻辑功能越复杂，其优点越明 显。 这样，就大大提高了芯片面积的有效利用率。
与 阵 列
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
G3 G2 G1 G0
例1 将 4 位二进制数转换为 Gray 码。 若与阵列也可编程，则：
G3 = B3 G2 = B3B2+B3B2 G1 = B2B1+B2B1 G0 = B1B0+B1B0
B3 B2 B1 B0
第二十七讲 数字逻辑 第七章
7.1 PLD (Programmable Logic Device)概述 7.1.1 PLD 的电路结构及分类
一、PLD的电路结构
P0
与阵列
m个乘积项
或阵列
Pm-1
•••
•••
••• I0
n 个输入
•••
In-1
O0
b 个输出
Ob-1
与阵列
固定 可编程 可编程
或阵列
可编程 可编程 固定