PLD的原理及应用

表达式为
y (A B) C (A D)
( AC BC)( A D)
AC AC D ABC BC D
图为采用乘积项结构来表示的逻辑示意图。
A
B
C
D
Y
2.2ispMACH4K CPLD内部结构图
通用逻辑块（GLB） 全局布线池（GRP） 输入输出块（IOB） 输出布线池（ORP）
36
块
16
输出布线池
V C C地 O 1
IO块
IO组1
IO块
2.2ispMACH4K CPLD内部结构图
1通用逻辑块（GLB）
如图所示，通用逻辑块的基本单元是宏单 元（Macrocell），每个GLB有16个宏单元、 36个来自全局布线池的输入、可编程与阵 列、一个时钟发生器和一些逻辑分配单元。 它有16个连接到输出布线池的输出，同时 会反馈到GRP。任何输入输出都必须经过 GRP，这样也就意味着即使来自同一个GLB 的信号也必须经过GRP。这种机制确保了 GLB之间的互连通信有固定的、可预测的 延时。
对器件进行设计和编程，通过配置、 路都是逻辑电路，比如74LS08，
更改器件内部逻辑单元和连接结构， 74LS32；复杂的逻辑功能器件：
从而实现所需要的逻辑功能。
MPU和CUP。

1.1.1 特点
1 标准单元器件：市场上的定型产品 2 订制器件：可按要求特制；芯片面积小、成本高、设计周期长 3 由“标准件”组合成“特定的逻辑功能芯片”是很麻烦的
系统体积
6 在线配置功能
1.1.4 常用分类方法
1、按器件集成度划分。这种分类方法比较粗糙，一般以GAL22V10作为对比，集成度大于它的成 为低密度可编程器件，反之则称为高密度可编程逻辑器件。GAL22B10的集成密度根据制造商的 不同，大致在500-750门之间。
1.1.4 常用分类方法
2 按器件结构类型划分
时 时 时时 钟 钟 钟钟
1 234
时钟生成 模块
16
个
来自全局布线池
与阵列 （36个输
逻辑分配 单元
宏 单
的36个输入
入，83个
元
乘积项）
去往全局布线池
16个反馈信号
1+OE
1+OE
去
往
1+OE
输
出
布
线
1+OE
池
1+OE
1+OE 1+OE
1+OE
去往乘积项输出使能 共享
2.2ispMACH4K CPLD内部结构图
可编程逻辑器件原理与应用
1 可编程逻辑器件的基本原理
LOREM IPSUM DOLOR
1 概述 2 实现原理
1.1 概述
• 可编程逻辑器件（PLD）是厂家作 • 可用于实现各种逻辑功能的器件，
为一种通用型器件生产的半定制电 最基本的逻辑器件关系为“与”、
路，用户利用软件和硬件开发工具 “或”、“非”；广为应用的门电
I/O示意图
3输入输出块（IOB）
2.2ispMACH4K CPLD内部结构图
4输出布线池（ORP）
ORP允许宏单元的输出连接到一个IOB的几个I/O 单元中，这样可以更加方便灵活地设定管脚的输 入输出逻辑。ORP也可以像开关一样在宏单元输 出和I/O单元中进行切换。它由三部分组成：输 出布线多路器、输出使能多路器、输出布线池旁 路多路器。相对于传统的CPLD架构来说，ORP的 优点有： 节省全局布线池的编程资源 提高运算速度 增强管脚的约束能力
1.2 实现原理
• 任何组合逻辑均可化为“与或”表达式，从而用“与门-或门”的电路来实 现。任何时序电路都可以由组合电路加上存储单元（触发器）构成。从原理 上说“与或”阵列加上寄存器的结构就可以实现任何的数字逻辑电路。PLD 器件采用与或阵列加上可灵活配置的互连线实现。由PLD结构可知，从输出 端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数，再配以触 发器，就可以实现时序逻辑函数。
1 LOREM
乘积项结构器件。其基本结构为“与-或阵列”的 器件。简单PLD、EPLD及CPLD都属于此类器件。
2 LOREM
查找表结构器件。其基本结构类似于“门阵列”
的器件，它由简单的查找表组成可编程逻辑门， 再构成阵列形式。大多数FPGA都属于此类器件。
1.1.4 常用分类方法
3 按编程工艺划分
1.1.2 发展进程
1 可编程只读存储器PROM和可编程
逻辑阵列PLA
2 可编程阵列逻辑PAL
3 通用可编程阵列逻辑GAL
4 复杂可编程逻辑器件CPLD和现场
可编程门阵列FPGA
1.1.3 优点
1 简化系统设计，增强设计的灵活性
2 高性能，提高系统处理速度
3 可靠性高 5 系统具有加密功能
4 降低成本，缩短设计周期，减小
1 熔丝（Fuse）型器件 3 UEPROM型器件 5 SRAM型器件
2 反熔丝（Antifuse）型器件 4 EEPROM型器件 6 FLASH型器件
1.1.4 常用分类方法
4 根据其掉电后重新上电能否保持变成信息划分
1 LOREM
CPLD。掉电后重新上电还能持编程信息的器件。
2 LOREM
FPGA。掉电后不能保持编程信息的器件。
2 主流芯片(CPLD,FPGA) 的结构、特性
2.1乘积项结构的基本原理
图就是所谓的乘积项结构，它实际上就是一个与或结构。可 编程交叉点一旦导通，则实现了“与”逻辑，后面带有一个 固定编程的“或”逻辑，这样就形成了一个组合逻辑。
2.1乘积项结构的基本原理
要实现一个组合逻辑的输出为 y (A B) C (A D，) 则对应的简化的输出
1.1.5 基本结构
（1）输入缓冲电路用以产生输入变 量的原变量和反变量，并提供足够 的驱动能力。
（2）与阵列由多个多输入与门组成， 用以产生输入变量的各乘积项。
（3）或阵列由多个多输入或门组成， 用以产生或项，即将输入的某些乘 积项相加。
（4）输入回路因器件的不同而有所 不同，但总体可分为两大类：1、固 定输出；2、可组态输出。
宏单元结构
2.2ispMACH4K CPLD内部结构图
2 全局布线池（GRP）
GRP是GLB之间互连管理的一个模块， 它可以被编程，所有的GLB之间的布 线都必须经过它。
IOB包括输出缓冲、输入缓冲、输出使能多路器、总线保持电路。 每个输出管脚都支持一系列不同的输出标准，例如LVTTL、 LVCMOS18、LVCMOS33、LVCMOS25、PCI Compatible等等。它可以 被配置成OD门（漏极开路的门电路）。
V C C地 O 0
时时时时 钟钟钟钟 0123 //// 1111
全全
局局
输输
出 使 能
出 使 能
V C C
地
01
TTTT C MD D KS I O
IO块 IO组0
IO块
输出布线池
16 通用逻
16
辑块
36
全局布线池
16 输出布线池 16 通用
逻辑
块
36
16 通用逻
辑块
36
16
输出布线池
16
通用
逻辑