VHDL设计串行数据检测器
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VHDL程序设计：
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity h32 is
port(x,cp:in std_logic;
y:out std_logic);
end h32;
architecture w of h32 is
type state is(s0,s1,s2,s3);--状态机signal p:state;
signal n:state;
begin
s:process(cp)
begin
if cp'event and cp='1'then
p<=n;
end if;
end process s;
c:process(x,p)
begin
case p is
when s0=>if x='1'then
n<=s1;
else
n<=s0;
end if;
y<='0';
when s1=>if x='1'then
n<=s2;
else
n<=s0;
end if;
y<='0';
when s2=>if x='1'then
n<=s3;
y<='0';
else
n<=s0;
y<='0';
end if;
when s3=>if x='1'then
n<=s3;
y<='1';
else
n<=s0;
y<='0';
end if;
when others=>null; end case;
end process c;
end w;