实验十 串行数据序列检测器
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上海电力大学
《FPGA应用开发》实验报告
实验题目：串行数据序列检测器
专业：电子科学与技术
班级2017142 学号20171719 姓名李国福
时间2019.12.16
一、实验目的
(1)掌握根据设计要求编写源代码。
(2)掌握根据仿真要求编写测试代码。
(3)掌握在Quartus II中调用ModelSim进行仿真。
二、实验任务及要求
1.设计要求
检测输入的串行数据序列，当检测到输入序列为LED 灯一直熄灭。
完成源代码和测试代码编写，并进行软件仿真和
2.设计提示
(1)引脚分布图或者基本框图如图 4-70 所示。
图 4-70 串行数据序列检测器引脚分布图
(2)输入/输出引脚列表如表 4-15 如所示。
表 4-15 串行数据序列检测器输入/输出引脚列表
输入信号
序号信号名称位
宽
端口类
型
备注
1 clk 1 I 系统时钟
2 rst 1 I 复位信号
3 load 1 I 加载并行数据信号
4 in 4 I 并行输入的 4 位
序列
输出信号
1 led 1 O 检测到序列为
1011
(3)输入/输出的关系
Input:clk，rst，load，in
Output:led
In(3:0)为一个并行输入的 4 位序列，当 load 信号有效时，并行输入被存入移位寄存器 shift_register，接着产生串行序列输出serial_out, 检测到序列 1011 时 led 点亮。
三、实验内容及步骤
输入序列 1011 测试能否正确检测，同时验证输入控制键 load 是否工作。
附：仿真波形图与说明如图 4-71 所示。
四、实验总结
由于采用并行数据输入，若 load 信号采用按键，加载数据时为避免加入多个输入的并行数据，可以将系统时钟 clk 进行分频得到一个合适的时钟 q（例如周期为 0.1s）。