数字集成电路存储单元7-1ppt.

图12.9 ROM的1和0单元的不同实现方式
存储器和阵列结构设计. 12
思考题12.1 MOS NOR ROM阵列
确定图12.10的ROM中存放在地址0、1、2和3处的数据值
BL [0] WL [0] BL [1] BL [2] BL [3]
V DD
WL [1]
WL [2] V DD WL [3] V bias Pull-down loads
1. NOR ROM
因为每次最多只有一个晶体管可以导通，所以VOL的值与阵列尺寸无关， 也与阵列编程无关。（VDD=2.5V,VoL=1.5v） 所要求的PMOS器件的尺寸(W/L)p=5.24 2. NAND ROM 由于是串联链， VOL的值与存储器尺寸(行数)及编程都有关 对于(88)阵列：(W/L)p=0.49 对于(512512)阵列：(W/L)p=0.0077 所以，NAND ROM很少用于8行或16行以上的阵列中
存储器和阵列结构设计. 23
•
解决方案：采用预充电逻辑
φ pre V DD Precharge devices WL [0] GND WL [1]
WL [2] GND WL [3]
BL [0]
BL [1]
BL [2]
BL [3]
PMOS预充电器件的尺寸可以按需要设 计得较大，而时钟的设计变得更加困难
CAM Array 2 words 3 64 bits
9
存储器和阵列结构设计. 9
Priority Encoder
29 Validity Bits
存储器时序
DRAM 时序 多路分时寻址技术
SRAM 时序 自定时技术
存储器和阵列结构设计. 10
2 存储器内核
• • • 只读存储器
– NOR ROM / NAND ROM
M bits M bits S0 A0 A1 AK2
Word N2 2 Word 0 Word 1 Word 2 Storage cell
S0
S1 S2
Word 0 Word 1 Word 2 Storage cell
N
words
SN2 SN2
2 1
1
Decoder Word N2
2
Word N2 1
Word N2 1
K 5 log2N
Input-Output (M bits) Intuitive architecture for N x M memory Too many select signals: N words == N select signals（直接实现）
存储器和阵列结构设计. 5
20 V 5 V 20 V D S 0V 0V D S 5V 5V D
10 V S
—5 V
—2.5 V
雪崩注入
移去编程电压后 电荷仍被捕获
编程形成了较高 的阈值VT
•
由于浮栅为SiO2所包围，而 SiO2是一个极好的绝缘体， 所以被捕获的电荷可以在浮 栅上存放许多年，即使在电 源电压被移去之后也是如此， 这就是易失性存储的机理
BL [0]
BL [1]
BL [2]
BL [3]
存储器和阵列结构设计. 14
ROM存储器编程
• • 存储单元和上拉晶体管尺寸的问题 噪声容限换取性能
Polysilicon Metal1 Diffusion Metal1 on Diffusion
•
WL[0]
ACTIVE和CONTACT编程方式的比较
存储器和阵列结构设计. 18
ROM的瞬态性能
• • 瞬态响应的定义 存储阵列的大部分延时来自互连寄生参数
思考题12.4 字线和位线的寄生参数
考虑512512阵列的情形
1. NOR ROM • 字线寄生参数
V DD
– 线电容和栅电容
– 线电阻(多晶硅) • 位线寄生参数
BL
WL cword
rword
Input-Output (M bits) Decoder reduces the number of select signals
K = log2N
存储阵列
Problem: ASPECT RATIO or HEIGHT >> WIDTH
Amplify swing to rail-to-rail amplitude
注意：图中如何使电源线在相邻单元之间共享而减少了它们的用量
存储器和阵列结构设计. 13
思考题12.2 MOS NOR ROM存储器阵列
确定图12.11的ROM中存放在地址0、1、2和3处的数据值
V DD Pull-up devices
WL [0]
GND WL [1]
WL [2] GND
WL [3]
Selects appropriate word
存储器和阵列结构设计. 6
层次化的存储结构
优点： 1、本地字线和位线的长度较短 2、快地址只用来激活被寻址的块节省功耗
存储器和阵列结构设计. 7
例12.2 层次化的存储结构
Clock generator Z -address buffer X -address buffer
– 从两端驱动地址线和采用金属旁路线
–
仔细分割存储器成许多尺寸合适的子块以均衡字线和位线的延时
存储器和阵列结构设计. 21
例12.6 一个512512 NAND ROM的传播延时
1. 字线延时与NOR的情况相似 tword = 0.38(rwordcword)M2 = 0.38(15Ω(0.049+0.56)fF)5122 = 1.3ns
存储器和阵列结构设计. 17
(b) 采用降低阈值注入
思考题12.3 NOR和NAND ROM的电压摆幅
假设图12.12和图12.14中的版图采用我们标准的0.25m CMOS工艺实现， 确定PMOS上拉器件的尺寸使最坏情况下VOL1.5V(VDD=2.5V)。这相当 于字线摆幅为1V。确定88和512512阵列的值
Source 20 –30 nm n1 n1 10 nm BL Gate I
Transfer gate Column decoder Sense amplifier and write driver
Local row decode
X -address buffer
CS, WE buffer
I/O buffer
x1/x4 controller
Y -address buffer
•
利用计算数据和等效模型，可以推导出存储器内核及其部件的传播 延时的估计值
例12.5 一个512512 NOR ROM的传播延时
1. 含有M个单元的分布rc线的字线延时 tword = 0.38(rwordcword)M2 = 0.38(17.5Ω(0.049+0.75)fF)5122 = 1.4ns 2. 对于位线，它的响应时间取决于翻转方向。假设有一个(0.5/0.25)下拉 器件和一个(1.3125/0.25)上拉晶体管 Cbit = 512(0.8+0.009)fF = 0.46pF tHL = 0.69(13kΩ/2||31kΩ/5.25)0.46pF = 0.98ns tHL = 0.69(31kΩ/5.25)0.46pF = 1.87ns 说明：字线延时起主要作用。它几乎全部来自多晶线的大电阻 • 解决字线延时问题
非易失性读写存储器
– EPROM / EEPROM / Flash
读写存储器
– SRAM / DRAM
存储器和阵列结构设计. 11
2.1 只读存储器
• • 工作原理 优缺点比较
BL WL WL VDD BL WL BL
1
BL WL WL
BL WL
BL
0
GND
二极管ROM
MOS ROM1
MOS ROM2
未被选中的行，字线全部为高电平
思考题12.31 MOS NAND ROM
确定图12.13的ROM中存放在地址0、1、2和3处的数据值
存储器和阵列结构设计. 16
•
NAND结构的主要优点
Polysilicon Metal1 Diffusion Metal1 on Diffusion
Cell
(a) 采用Metal-1层编程
存储器和阵列结构设计. 26
可擦除可编程只读存储器(EPROM)
• • 优点
– 结构简单、密度极高、可以低成本来生产大容量存储器
缺点
– 擦除过程慢、有限的耐久性、编程过程功耗很大（紫外光擦除） – 擦除过程必须在“系统外”进行
存储器和阵列结构设计. 27
电擦除可编程只读存储器(EEPROM)
Floating gate
Cbit
– 电阻不起作用(铝线)
– 漏电容和栅漏电容
存储器和阵列结构设计. 19
2. NAND ROM
• 字线寄生参数 – 同 NOR ROM • 位线寄生参数 – 串联晶体管链的电阻 – 漏/源和整个栅电容
WL cword r word
V DD
BL r bit cbit CL
存储器和阵列结构设计. 20
存储器和阵列结构设计. 24
2.2 非易失性读写存储器
浮栅晶体管
• 多了一个额外的多晶硅条插在栅和沟道之间，因而称为浮栅 Floating gate Source
tox tox
Gate Drain
D G
n+
p ቤተ መጻሕፍቲ ባይዱubstrate
器件截面图
n+_
S
电路符号
存储器和阵列结构设计. 25
•
它的阈值电压是可编程的
2. 关于位线延时，最坏情况发生在当整个一列除一个单元以外都存放0 并且最下面的晶体管导通时。(忽略上拉晶体管的影响)
tHL = 0.388.7kΩ0.85fF5112=0.73s
tLH = 0.69(31kΩ/0.0077)(5110.85fF) = 1.2s
说明：这些延时在大多数情况下显然是不能接受的。把存储器分割成较 小的模块似乎是唯一合理的选择
4M 位SRAM存储器[Hirose90]
存储器和阵列结构设计. 8
CAM存储器
• 支持3种工作模式：读、写和匹配
I/O Buffers
Data (64 bits)
Commands
Comparand
Mask
Address Decoder
Control Logic R/W Address (9 bits)
存储器和阵列结构设计. 22
功耗与预充电的存储阵列
NAND和NOR结构继承了伪NMOS门的所有缺点： • • 有比逻辑
– VOL是由上拉和下拉器件的尺寸比决定的
静态功耗
– 当输出为低电平时，在电源轨线之间存在静态电流通路
例12.7 NOR ROM的静态功耗
考虑(512512)NOR ROM的情况。可以合理地假设平均有50％的输出是 低电平。假设静态电流大约等于0.21mA(输出电压为1.5V时)。这意味着 在没有任何操作时，总静态功耗为(512/2)0.21mA2.5V=0.14W
Predecoder and block selector Bit line load
128 K Array Block 0 Subglobal row decoder Subglobal row decoder Global row decoder Block 30 Block 31 Block 1
本章重点
1. 存储器的分类和结构 2. 只读、非易失性及读写存储器的数据存储单元 3. 外围电路——灵敏放大器、译码器、驱动器和时序产生 器 4. 存储器设计中的功耗和可靠性问题
存储器和阵列结构设计. 1
1 引言
• 密集的数据存储电路是数字电路或系统设计者的主要考 虑之一
•
• •
将存储单元组成大的阵列，这可以使外围电路的开销最 小并增加存储密度
Read-Write Memory
Read-Only Memory
Random Access SRAM DRAM
Non-Random Access FIFO
Mask-Programmed
Programmable (PROM)
LIFO
Shift Register CAM
存储器和阵列结构设计. 4
1.2 存储器总体结构和单元模块
本章的意义在于它应用了大量前几章中介绍过的电路技 术 存储器设计可以看成一个高性能、高密度和低功耗电路 的设计实例
存储器和阵列结构设计. 2
1.1 存储器分类
• 时序参数
– 读出时间/写入时间/读周期/写周期
存储器和阵列结构设计. 3
半导体存储器分类
Non-Volatile Read-Write Memory EPROM E2PROM FLASH
Cell
GND WL[1]
注意在布线GND信号时采用了扩散区
存储器和阵列结构设计. 15
•
单元的大部分面积用于位线接触和接地连接
•
解决方案：采用不同的存储器结构
V DD Pull-up devices BL [0] BL [1] BL [2] BL [3]
WL [0]
WL [1]
WL [2]
WL [3]