第五章 时序逻辑电路的概念与原理及实际应用
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（1）写相关方程式。 驱动方程为:
第5章 时序逻辑电路
图5.4 同步二进制计数器
第5章 时序逻辑电路
状态方程： 将驱动方程代入JK触发器的状态方程便得到电路的状态方程
为：
第5章 时序逻辑电路
(2) 求出对应状态值，列状态转换真值表。
设电路的原态为Q3n Q2n Q1n Q0n 0000，代入式(5-5)得
第5章 时序逻辑电路
信号脉冲，故SM 不在M进制计数器的循环状态中) ，这样就 可以跳过 N-M 个状态而得到M进制计数器了，置零法状态图如图
5.11所示。
图5.11 置零法状态图
第5章 时序逻辑电路
例如，用74LS161芯片构成十进制计数器，令CR LD CTP CTT 1， 因为N=10，其对应的二进制代码为1010，将输出端 Q3 和Q1通过 “与非”门接至74LS161的复位端CR，电路如图5.12所示，实现N 值反馈清零法。该方法适用于有置零输入端的计数器。
第5章 时序逻辑电路
74LS161是一种同步4位二进制加法集成计数器。其管脚的排列 如图5.7所示，图中LD为同步置数控制端，CR为异步置零控制端，
CTP 和CTT为计数控制端，D0 ～D3 为并行数据输入端，Q0～ Q3
为输出端，CO为进位输出端。
第5章 时序逻辑电路
图5.7 74LS161管脚排列
第5章 时序逻辑电路
74LS161逻辑功能如表5.3所示。
第5章 时序逻辑电路
当复位端 CR 0 时，输出Q3n Q2n Q1n Q0n全为零，实现异步清除功 能(又称复位功能)。 当 CR =1，预置控制端 LD =0，在输入时钟脉冲CP上升沿的作 用下， Q3Q2Q1Q0 D3D2D1D0 ，实现同步预置数功能。 当 CR LD 1 且 CTP CTT 0 时，输出 Q3Q2Q1Q0 保持不变。 当 CR LD CTP CTT 1 时，在输入时钟脉冲CP上升沿的作用下， 计数器才开始加法计数，实现计数功能。
第5章 时序逻辑电路
2) 集成同步二进制计数器74LS160 74LS160是一种同步十进制加法集成计数器。其管脚排列和
功能与74LS161相同，如图5.9及表5.4所示。所不同的仅在于 74LS160是十进制计数器，而74LS161是十六进制计数器。
第5章 时序逻辑电路
3. 同步任意进制计数器 常见的计数器芯片在计数进制上只做成应用较广的几种类
5.1.2 时序逻辑电路的表示方法 时序逻辑电路的逻辑功能可用逻辑函数式、状态转换表、
状态转换图及时序图等方法表示，这些表示方法在本质上是 相同的，可以相互转换。
时序逻辑电路的逻辑函数式包括时序逻辑电路输出信号 的逻辑表达式，称为输出方程；各个触发器输入端信号的逻 辑表达式，称为驱动方程；各个触发器次态输出的逻辑表达 式，称为输出方程。
第5章 时序逻辑电路
当CR 0时，计数器输出复位清零。因CR Q3Q1，故由0变1时， 计数器开始加法计数。当第10个CP脉冲输入时，Q3Q2Q1Q0 1010 ， “与非”门的输出为0，即CR 0，使计数器复位清零，“与非” 门的输出变为0，即CR 0时，计数器又开始重新计数。极短的 瞬间，且不需要脉冲信号，因此1010不在循环状态中。
3. 总结 归纳上述分析结果，确定时序电路的功能。
第5章 时序逻辑电路
5.2.2 分析举例 【例5-1】试分析图5.2所示电路的逻辑功能，并画出状态转换 图和时序图。 由图5.2所示电路可以看出，时钟脉冲CP加在每个触发器的时钟 脉冲输入端上。因此，它是一个同步时序逻辑电路。 解：(1) 写方程式。
Q n1 0
J0 Q0n
K0Q0n
Q2n Q0n
1Q0n
Q2n Q0n
Qn1 1
J1Q1n
K1Q1n
Q0n Q1n
Q0n Q1n
Q n1 2
J2 Q2n
K2Q2n
Q0n Q1n Q2n
1Q0n
Q0n Q1n Q2n
(5-3)
第5章 时序逻辑电路
(2) 列状态转换真值表。
第5章 时序逻辑电路
第5章 时序逻辑电路
5.1 概 述
5.1.1 时序逻辑电路的特点 从时序逻辑电路的特点可知，因为时序逻辑电路能将电路
的状态存储起来，所以时序逻辑电路一般由组合电路和存储电 路两部分构成，如图5.1所示。
第5章 时序逻辑电路
图5.1 时序逻辑电路的结构框图
第5章 时序逻辑电路
型，如十进制、十六进制、7位二进制、12位二进制、14位二进 制等。在需要其他任意一种进制的计数器时，只能用已有的计 数器产品经外电路的连接方式得到。
第5章 时序逻辑电路
假定已有的是 进制计数器，而需要得到M进制计数器。分为M<N 和M>N两种情况考虑。 1) 当M<N时 在 进制计数器的顺序计数过程中，若设法使之跳跃N-M个状态， 就可以得到 进制计数器。 (1) 直接清零法。 直接清零法是利用芯片的复位端 CR和“与非”门，将 所对应的 输出二进制代码中等于1的输出端，通过“与非”门反馈到集成 芯片的复位端 CR，使输出回零。设N进制计数器，当它从全0状 态S0开始计数并接收了M个计数脉冲以后，电路进入SM状态。当 电路一进入SM状态，则立即产生一个置零信号加到计数器的置零 输入端，则计数器将返回S0状态(该过程为非常短的瞬间，且其中 不需要
第5章 时序逻辑电路
5.2 时序电路的分析方法 5.2.1 基本分析步骤
分析时序电路的目的是确定已知电路的逻辑功能和工作特 点。具体步骤如下。
1. 写相关方程式 根据给定的逻辑电路图写出电路中各个触发器的时钟方程、
驱动方程、状态方程和输出方程等。
第5章 时序逻辑电路
1) 时钟方程 时序电路中各个触发器CP脉冲的逻辑关系。
输出方程：
Y Q2n (5-1)
第5章 时序逻辑电路
图5.2 例5-1电路
第5章 时序逻辑电路
驱动方程:
J0 Q2n ，K0 1 J1 K1 Q0n J2 Q0n Q1n ，K2 1
第5章 时序逻辑电路
状态方程：将驱动方程式代入JK触发器的特性方程
Q n 1 1
J
Qn
KQn
便得电路的状态方程为:
出的时序图。
第5章 时序逻辑电路
(a) 状态转换图
(b) 时序图 图5.3 例5-1解图
第5章 时序逻辑电路
5.3 计数器
计数器按照CP脉冲的输入方式可分为同步计数器和异步计数 器；计数器按照计数规律可分为加法计数器、减法计数器和可逆
计数器；计数器按照计数的进制可分为二进制计数器( N n )和
ຫໍສະໝຸດ Baidu驱动方程为： J0 K0 1
J0 K0 1 J2 K2 Q0n Q1n J3 Q0n Q1n Q2n
K1 Q0n K3 Q0n
第5章 时序逻辑电路
将以上驱动方程代入JK触发器的特性方程 Qn1 J Qn KQn ， 得状态方程为：
Q n1 2
J2 Q2n
K2Q2n
Q0n Q1n Q2n
和Q Q Q n1 n1 n1
2
1
0
010，即输入第2个CP脉冲后，电路状态由001翻到
010。以此类推，可求得如表5.1所示的状态转换真值表。
第5章 时序逻辑电路
2个CP脉冲后，电路状态由001翻到010。以此类推，可求 得如表5.1所示的状态转换真值表。
第5章 时序逻辑电路
(3) 功能说明。 由表5.1可以看出。图5.2所示电路在输入第5个计数脉冲
CP后，返回原来的状态，同时输出端 输出一个进位脉冲。因 此，图5.2所示电路为同步五进制计算器。
(4) 画状态转换图和时序图。 根据表5.1可画出图5.3(a)所示的状态转换图。图中的圆
圈内表示电路的一个状态，即3个触发器的状态，箭头表示电
路状态的转换方向。Y为输出值。图5.3(b)所示为根据表5.1画
到 Q Q Q Q n1 n1 n1 n1
3
2
1
0
0001 ，这说明输入第一个计数脉冲后，电路
的状态由0000翻转到0001。然后再将0001当作现态，及
Q3n Q2n Q1n Q0n
0001，代入式(5-5)得到Q3n1
Q n1 2
Qn1 1
Q n1 0
0010，即
输入第二个脉冲CP后，电路的状态由0001翻转到0010。其余类推。
第5章 时序逻辑电路
图5.8 同步十进制加法计数器
第5章 时序逻辑电路
第5章 时序逻辑电路
根据状态表画出该计数器的状态图，如图5.9所示。
图5.9 同步十进制加法计数器的状态图
第5章 时序逻辑电路
由图5.9所示的状态图可以看出，该计数器的有效状态为 0000～1001，共有10个，在有效状态内计数器是按照8421码进行 加法计数的。从图5.9还可以看出，1010～1111这6个状态为无效 状态，并且从任意一个无效状态开始，都能回到有效状态，所以 电路具有自启动能力。
2) 驱动方程 时序电路中各个触发器的输入信号之间的逻辑关系。
3) 状态方程 将驱动方程代入相应触发器的特性方程中，便得到该触发器的
状态方程，时序逻辑电路的状态方程由各触发器次态的逻辑表达 式组成。 4) 输出方程
时序电路的输出逻辑表达式，通常为现态和输入信号的函数。 若无输出时此方程可省略。
第5章 时序逻辑电路
第5章 时序逻辑电路
5.1.3 时序逻辑电路的分类 触发器按触发脉冲输入方式的不同，时序电路可分为同
步时序电路和异步时序电路。同步时序电路是指各触发器状 态的变化受同一个时钟脉冲控制；而异步时序电路中，时钟 脉冲只触发部分触发器，其余触发器则是由电路内部信号触 发的。
按照逻辑功能划分，时序逻辑电路有计数器、寄存器、 顺序脉冲发生器等；按能否编程划分，有可编程和不能编程 时序逻辑电路之分；按使用的开关元件类型划分，又有TTL 时序电路和CMOS时序电路之分。
第5章 时序逻辑电路
2. 同步十进制计数器 1) 同步十进制加法计数器
图5.8所示为同步十进制加法计数器的逻辑电路。由图5.8可知， 组成该计数器的是4个下降沿触发的JK触发器。由于各个触发器的 时钟脉冲信号都统一连接在CP上，所以这是一个同步计数器。
输出方程为： C Q3n Q2n Q1n Q0n
图5.10所示为图5.8的同步十进制加法计数器的时序图。从初 始状态0000开始，经过9个有效的CP脉冲(下降沿)后，计数器返回
到原来的状态，并且输出C为1，在第10个CP下降沿到来后，输出C 由1变为0。可以利用C的这一下降沿作为向高位计数器的进位信号。
第5章 时序逻辑电路
图5.10 同步十进制加法计数器的时序图
非二进制计数器(N n)，其中，N 代表计数器的进制数，n 代表
计数器中触发器的个数。
第5章 时序逻辑电路
5.3.1 同步计数器 1. 同步二进制计数器 1) 同步二进制加法计数器
图5.4所示为由JK触发器组成的4位同步二进制加法计数器， 下降沿触发。下面分析它的工作原理。
第5章 时序逻辑电路
设电路的原态为Q2n Q1n Q0n 000，代入式(5-1)和式(5-2)中进行计
算后得Y
0和 Q Q Q n1 n1 n1
2
1
0
001，这说明输入第1个计数脉冲后，
电路的状态由000翻到001，然后再将001当作原态，
即 Q2n Q1n Q0n 001 ，代入上述两式中进行计算后得 Y 0
由此可求得表5.2所示的状态转换真值表。
(3) 画出状态转换图(见图5.5)和时序图(见图5.6)。
第5章 时序逻辑电路
第5章 时序逻辑电路
图5.5 4位同步二进制计数器的状态转换图
第5章 时序逻辑电路
图5.6 4位同步二进制计数器的时序图
第5章 时序逻辑电路
归纳分析结果， 确定该时序电路的逻辑功能。从时钟 方程可知该电路是同步时序电路。从状态图可知，随着CP脉 冲的递增，触发器输出 值是递增的，且经过16个CP脉冲完 成一个循环过程。
2. 求出对应状态值 1) 列状态表
将电路输入信号和触发器现态的所有取值组合代入相应的状 态方程，求得相应触发器的次态，列表得出。
2) 画状态图 反映时序电路状态转换规律及相应输入、输出信号取值情况 的几何图形。
3) 画时序图 反映输入、输出信号及各触发器状态的取值在时间上对应关 系的波形图。
第5章 时序逻辑电路
Q0n Q1n Q2n
Q n1 3
J3 Q3n
K3Q3n
Q0n Q1n Q2n Q3n
Q0n Q3n
Q n1 2
J2 Q2n
K2Q2n
Q1nQ0n Q2n
Q1nQ0nQ2n
Q n1 3
J3 Q3n
K3Q3n
Q2nQ1nQ0n Q3n
Q0nQ3n
根据以上状态方程，列出该计数器的状态表，如表5.4所示。
第5章 时序逻辑电路
图5.4 同步二进制计数器
第5章 时序逻辑电路
状态方程： 将驱动方程代入JK触发器的状态方程便得到电路的状态方程
为：
第5章 时序逻辑电路
(2) 求出对应状态值，列状态转换真值表。
设电路的原态为Q3n Q2n Q1n Q0n 0000，代入式(5-5)得
第5章 时序逻辑电路
信号脉冲，故SM 不在M进制计数器的循环状态中) ，这样就 可以跳过 N-M 个状态而得到M进制计数器了，置零法状态图如图
5.11所示。
图5.11 置零法状态图
第5章 时序逻辑电路
例如，用74LS161芯片构成十进制计数器，令CR LD CTP CTT 1， 因为N=10，其对应的二进制代码为1010，将输出端 Q3 和Q1通过 “与非”门接至74LS161的复位端CR，电路如图5.12所示，实现N 值反馈清零法。该方法适用于有置零输入端的计数器。
第5章 时序逻辑电路
74LS161是一种同步4位二进制加法集成计数器。其管脚的排列 如图5.7所示，图中LD为同步置数控制端，CR为异步置零控制端，
CTP 和CTT为计数控制端，D0 ～D3 为并行数据输入端，Q0～ Q3
为输出端，CO为进位输出端。
第5章 时序逻辑电路
图5.7 74LS161管脚排列
第5章 时序逻辑电路
74LS161逻辑功能如表5.3所示。
第5章 时序逻辑电路
当复位端 CR 0 时，输出Q3n Q2n Q1n Q0n全为零，实现异步清除功 能(又称复位功能)。 当 CR =1，预置控制端 LD =0，在输入时钟脉冲CP上升沿的作 用下， Q3Q2Q1Q0 D3D2D1D0 ，实现同步预置数功能。 当 CR LD 1 且 CTP CTT 0 时，输出 Q3Q2Q1Q0 保持不变。 当 CR LD CTP CTT 1 时，在输入时钟脉冲CP上升沿的作用下， 计数器才开始加法计数，实现计数功能。
第5章 时序逻辑电路
2) 集成同步二进制计数器74LS160 74LS160是一种同步十进制加法集成计数器。其管脚排列和
功能与74LS161相同，如图5.9及表5.4所示。所不同的仅在于 74LS160是十进制计数器，而74LS161是十六进制计数器。
第5章 时序逻辑电路
3. 同步任意进制计数器 常见的计数器芯片在计数进制上只做成应用较广的几种类
5.1.2 时序逻辑电路的表示方法 时序逻辑电路的逻辑功能可用逻辑函数式、状态转换表、
状态转换图及时序图等方法表示，这些表示方法在本质上是 相同的，可以相互转换。
时序逻辑电路的逻辑函数式包括时序逻辑电路输出信号 的逻辑表达式，称为输出方程；各个触发器输入端信号的逻 辑表达式，称为驱动方程；各个触发器次态输出的逻辑表达 式，称为输出方程。
第5章 时序逻辑电路
当CR 0时，计数器输出复位清零。因CR Q3Q1，故由0变1时， 计数器开始加法计数。当第10个CP脉冲输入时，Q3Q2Q1Q0 1010 ， “与非”门的输出为0，即CR 0，使计数器复位清零，“与非” 门的输出变为0，即CR 0时，计数器又开始重新计数。极短的 瞬间，且不需要脉冲信号，因此1010不在循环状态中。
3. 总结 归纳上述分析结果，确定时序电路的功能。
第5章 时序逻辑电路
5.2.2 分析举例 【例5-1】试分析图5.2所示电路的逻辑功能，并画出状态转换 图和时序图。 由图5.2所示电路可以看出，时钟脉冲CP加在每个触发器的时钟 脉冲输入端上。因此，它是一个同步时序逻辑电路。 解：(1) 写方程式。
Q n1 0
J0 Q0n
K0Q0n
Q2n Q0n
1Q0n
Q2n Q0n
Qn1 1
J1Q1n
K1Q1n
Q0n Q1n
Q0n Q1n
Q n1 2
J2 Q2n
K2Q2n
Q0n Q1n Q2n
1Q0n
Q0n Q1n Q2n
(5-3)
第5章 时序逻辑电路
(2) 列状态转换真值表。
第5章 时序逻辑电路
第5章 时序逻辑电路
5.1 概 述
5.1.1 时序逻辑电路的特点 从时序逻辑电路的特点可知，因为时序逻辑电路能将电路
的状态存储起来，所以时序逻辑电路一般由组合电路和存储电 路两部分构成，如图5.1所示。
第5章 时序逻辑电路
图5.1 时序逻辑电路的结构框图
第5章 时序逻辑电路
型，如十进制、十六进制、7位二进制、12位二进制、14位二进 制等。在需要其他任意一种进制的计数器时，只能用已有的计 数器产品经外电路的连接方式得到。
第5章 时序逻辑电路
假定已有的是 进制计数器，而需要得到M进制计数器。分为M<N 和M>N两种情况考虑。 1) 当M<N时 在 进制计数器的顺序计数过程中，若设法使之跳跃N-M个状态， 就可以得到 进制计数器。 (1) 直接清零法。 直接清零法是利用芯片的复位端 CR和“与非”门，将 所对应的 输出二进制代码中等于1的输出端，通过“与非”门反馈到集成 芯片的复位端 CR，使输出回零。设N进制计数器，当它从全0状 态S0开始计数并接收了M个计数脉冲以后，电路进入SM状态。当 电路一进入SM状态，则立即产生一个置零信号加到计数器的置零 输入端，则计数器将返回S0状态(该过程为非常短的瞬间，且其中 不需要
第5章 时序逻辑电路
5.2 时序电路的分析方法 5.2.1 基本分析步骤
分析时序电路的目的是确定已知电路的逻辑功能和工作特 点。具体步骤如下。
1. 写相关方程式 根据给定的逻辑电路图写出电路中各个触发器的时钟方程、
驱动方程、状态方程和输出方程等。
第5章 时序逻辑电路
1) 时钟方程 时序电路中各个触发器CP脉冲的逻辑关系。
输出方程：
Y Q2n (5-1)
第5章 时序逻辑电路
图5.2 例5-1电路
第5章 时序逻辑电路
驱动方程:
J0 Q2n ，K0 1 J1 K1 Q0n J2 Q0n Q1n ，K2 1
第5章 时序逻辑电路
状态方程：将驱动方程式代入JK触发器的特性方程
Q n 1 1
J
Qn
KQn
便得电路的状态方程为:
出的时序图。
第5章 时序逻辑电路
(a) 状态转换图
(b) 时序图 图5.3 例5-1解图
第5章 时序逻辑电路
5.3 计数器
计数器按照CP脉冲的输入方式可分为同步计数器和异步计数 器；计数器按照计数规律可分为加法计数器、减法计数器和可逆
计数器；计数器按照计数的进制可分为二进制计数器( N n )和
ຫໍສະໝຸດ Baidu驱动方程为： J0 K0 1
J0 K0 1 J2 K2 Q0n Q1n J3 Q0n Q1n Q2n
K1 Q0n K3 Q0n
第5章 时序逻辑电路
将以上驱动方程代入JK触发器的特性方程 Qn1 J Qn KQn ， 得状态方程为：
Q n1 2
J2 Q2n
K2Q2n
Q0n Q1n Q2n
和Q Q Q n1 n1 n1
2
1
0
010，即输入第2个CP脉冲后，电路状态由001翻到
010。以此类推，可求得如表5.1所示的状态转换真值表。
第5章 时序逻辑电路
2个CP脉冲后，电路状态由001翻到010。以此类推，可求 得如表5.1所示的状态转换真值表。
第5章 时序逻辑电路
(3) 功能说明。 由表5.1可以看出。图5.2所示电路在输入第5个计数脉冲
CP后，返回原来的状态，同时输出端 输出一个进位脉冲。因 此，图5.2所示电路为同步五进制计算器。
(4) 画状态转换图和时序图。 根据表5.1可画出图5.3(a)所示的状态转换图。图中的圆
圈内表示电路的一个状态，即3个触发器的状态，箭头表示电
路状态的转换方向。Y为输出值。图5.3(b)所示为根据表5.1画
到 Q Q Q Q n1 n1 n1 n1
3
2
1
0
0001 ，这说明输入第一个计数脉冲后，电路
的状态由0000翻转到0001。然后再将0001当作现态，及
Q3n Q2n Q1n Q0n
0001，代入式(5-5)得到Q3n1
Q n1 2
Qn1 1
Q n1 0
0010，即
输入第二个脉冲CP后，电路的状态由0001翻转到0010。其余类推。
第5章 时序逻辑电路
图5.8 同步十进制加法计数器
第5章 时序逻辑电路
第5章 时序逻辑电路
根据状态表画出该计数器的状态图，如图5.9所示。
图5.9 同步十进制加法计数器的状态图
第5章 时序逻辑电路
由图5.9所示的状态图可以看出，该计数器的有效状态为 0000～1001，共有10个，在有效状态内计数器是按照8421码进行 加法计数的。从图5.9还可以看出，1010～1111这6个状态为无效 状态，并且从任意一个无效状态开始，都能回到有效状态，所以 电路具有自启动能力。
2) 驱动方程 时序电路中各个触发器的输入信号之间的逻辑关系。
3) 状态方程 将驱动方程代入相应触发器的特性方程中，便得到该触发器的
状态方程，时序逻辑电路的状态方程由各触发器次态的逻辑表达 式组成。 4) 输出方程
时序电路的输出逻辑表达式，通常为现态和输入信号的函数。 若无输出时此方程可省略。
第5章 时序逻辑电路
第5章 时序逻辑电路
5.1.3 时序逻辑电路的分类 触发器按触发脉冲输入方式的不同，时序电路可分为同
步时序电路和异步时序电路。同步时序电路是指各触发器状 态的变化受同一个时钟脉冲控制；而异步时序电路中，时钟 脉冲只触发部分触发器，其余触发器则是由电路内部信号触 发的。
按照逻辑功能划分，时序逻辑电路有计数器、寄存器、 顺序脉冲发生器等；按能否编程划分，有可编程和不能编程 时序逻辑电路之分；按使用的开关元件类型划分，又有TTL 时序电路和CMOS时序电路之分。
第5章 时序逻辑电路
2. 同步十进制计数器 1) 同步十进制加法计数器
图5.8所示为同步十进制加法计数器的逻辑电路。由图5.8可知， 组成该计数器的是4个下降沿触发的JK触发器。由于各个触发器的 时钟脉冲信号都统一连接在CP上，所以这是一个同步计数器。
输出方程为： C Q3n Q2n Q1n Q0n
图5.10所示为图5.8的同步十进制加法计数器的时序图。从初 始状态0000开始，经过9个有效的CP脉冲(下降沿)后，计数器返回
到原来的状态，并且输出C为1，在第10个CP下降沿到来后，输出C 由1变为0。可以利用C的这一下降沿作为向高位计数器的进位信号。
第5章 时序逻辑电路
图5.10 同步十进制加法计数器的时序图
非二进制计数器(N n)，其中，N 代表计数器的进制数，n 代表
计数器中触发器的个数。
第5章 时序逻辑电路
5.3.1 同步计数器 1. 同步二进制计数器 1) 同步二进制加法计数器
图5.4所示为由JK触发器组成的4位同步二进制加法计数器， 下降沿触发。下面分析它的工作原理。
第5章 时序逻辑电路
设电路的原态为Q2n Q1n Q0n 000，代入式(5-1)和式(5-2)中进行计
算后得Y
0和 Q Q Q n1 n1 n1
2
1
0
001，这说明输入第1个计数脉冲后，
电路的状态由000翻到001，然后再将001当作原态，
即 Q2n Q1n Q0n 001 ，代入上述两式中进行计算后得 Y 0
由此可求得表5.2所示的状态转换真值表。
(3) 画出状态转换图(见图5.5)和时序图(见图5.6)。
第5章 时序逻辑电路
第5章 时序逻辑电路
图5.5 4位同步二进制计数器的状态转换图
第5章 时序逻辑电路
图5.6 4位同步二进制计数器的时序图
第5章 时序逻辑电路
归纳分析结果， 确定该时序电路的逻辑功能。从时钟 方程可知该电路是同步时序电路。从状态图可知，随着CP脉 冲的递增，触发器输出 值是递增的，且经过16个CP脉冲完 成一个循环过程。
2. 求出对应状态值 1) 列状态表
将电路输入信号和触发器现态的所有取值组合代入相应的状 态方程，求得相应触发器的次态，列表得出。
2) 画状态图 反映时序电路状态转换规律及相应输入、输出信号取值情况 的几何图形。
3) 画时序图 反映输入、输出信号及各触发器状态的取值在时间上对应关 系的波形图。
第5章 时序逻辑电路
Q0n Q1n Q2n
Q n1 3
J3 Q3n
K3Q3n
Q0n Q1n Q2n Q3n
Q0n Q3n
Q n1 2
J2 Q2n
K2Q2n
Q1nQ0n Q2n
Q1nQ0nQ2n
Q n1 3
J3 Q3n
K3Q3n
Q2nQ1nQ0n Q3n
Q0nQ3n
根据以上状态方程，列出该计数器的状态表，如表5.4所示。