计算机组成原理 第三章 三主存储器课件
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第三章 内部存储器
主要内容
• • • • • • • • 概述（3.1） SRAM芯片（3.2） DRAM芯片（3.3） ROM与Flash（3.4） 多模块交叉存储器（3.5） 高速缓冲存储器Cache（3.6） 虚拟存储器与存储保护（9.4、9.5） 作业
概述（3.1）
返回
一、常用存储器件
Cache中，如果替换算法选中主存块A所在的行，则称主存块A与主存 块B冲突。冲突可能造成的问题是主存块A被换出后，不多久又要换入， 而同一主存块频繁的换入换出会导致命中率降低）
三、Cache的组织方式与主存到Cache的地址映射---直接映射
• 什么是直接映射（如图3.34（a)所示）
当需要将一个主存块传到Cache中时，将主存块号对Cache行数求余， 即得它可以传到的Cache行号。这种方式不需要替换算法。
二、Cache的组成(CPU对Cache/主存系统的读操作)
• 图3.32中，Cache有4行，每行有4个字，常用 SRAM组成 • 相联存储表功能：CPU通过地址总线发出一个 主存字的地址，相联存储器根据这个地址判断 这个主存字所在的主存块是否在Cache的某一 行中做了副本（是否Cache命中）；如果在， 将主存字地址转换为它的副本的Cache地址。 • LRU管理逻辑：如果命中，那么Cache做读操 作；如果不命中，那么主存做读操作，同时将 这个字所在的主存块传到Cache中。在做这个 块传输之前，首先要由LRU管理逻辑来决定传 到Cache的哪一行中
• 译码方式
– 单译码 – 双译码
• 存储容量的计算
– SRAM – DRAM
SRAM芯片（3.2）
返回
逻辑符号与组成框图 容量计算 • 存储位元是触发器（SRAM芯片存储位元记忆原理） • 存储单元（在单译码方式下；在双译码方式下） 3. 功能表 4. 波形图 5. SRAM与CPU的接口 1. 2.
CPU
Cache
主存
外存
三、主存技术指标
– 容量 – 速度：存取时间、存取周期、带宽
例：存取周期为500ns，每次存取可访问16位，求带宽？
半导体存储芯片简介
一、半导体存储芯片的基本组成
地 址 线
译 码 驱 动
存储矩阵
读 写 电 路
数 据 线
……
……
片选线
读写控 制线
二、半导体存储芯片的译码方式； 存储字与存储容量的计算
• 组相联方式的地址映射过程（如图3.35（b）所示)
– 假设主存有2S个块，每块2w个字，块号从0开始编号，块内字号从0开始 编号，主存字地址从0开始编号；假设Cache有2d组，每组2t行。 – 主存字地址组成为：。 – 由Cache组号求Cache行号的方法为：。
1 片 8K×8 的 EPROM：0---1FFF，CS0 3 片 8K×8 的 SRAM：2000----7FFF，CS1，CS2，CS3 1 片 2K×8 的 SRAM：F800---FFFF, CS4 CPU 的 A15---A11 用于形成片选信号。具体如下： CS0=0 当且仅当 A15A14A13=000 时， CS1=0 当且仅当 A15A14A13=001 时， CS2=0 当且仅当 A15A14A13=010 时， CS3=0 当且仅当 A15A14A13=011 时， CS =0 当且仅当 A A A A A =11111 时.
二、Cache的组成(课本图3.32)
• 程序访问的局部性原理 1. (1) 内容：指程序在执行过程中的一个较短时期内，所执行的指令地址 和指令的操作数地址，分别局限于一定区域。还可以表现为：（a)时间 局部性，即一条指令的一次执行和下次执行，一个数据的一次访问和下 次访问都集中在一个较短时期内；(b) 空间局部性，即当前指令和邻近 的几条指令，当前访问的数据和邻近的数据都集中在一个较小区域内。 2. (2) 局部性原理的具体体现 程序在执行时，大部分是顺序执行的指令，少部分是转移和过程 调用指令。 过程调用的嵌套深度一般不超过5，因此执行的范围不超过这组 嵌套的过程。 程序中存在相当多的循环结构，它们由少量指令组成，而被多次 执行。 程序中存在相当多对一定数据结构的操作，如数组操作，往往局 限在较小范围内。 – (3)程序访问的局部性原理使Cache命中率接近1成为可能
到Cache中，如果主存块B最终是传到了主存块A所在的行，则称主存 块A与主存块B冲突。冲突可能造成的问题是主存块A被换出后，不多 久又要换入，而同一主存块频繁的换入换出会导致命中率降低）
三、Cache的组织方式与主存到Cache的地址映射---组相联
• 什么是组相联（如图3.35（a)所示）
– 当需要将一个主存块ቤተ መጻሕፍቲ ባይዱ到Cache中时，将主存块号对Cache组数求余得 Cache组号，此主存块可传到这个Cache组的任意一行。究竟传到哪一 行，则替换算法决定。 – 是最常用组织方式 – 一个Cache组包含的行数v通常取2、4、8、16，称为v路组相联.
• 例：
– 某计算机主存有24位地址线，存储字长32位，如 果按字编址，则最大可配置的主存容量是： – 如是按字节编址，则最大可配置的主存容量是：
多模块交叉存储器（ 3.5 ）
返回
一、交叉存储器的组成
组成如图3.27所示
– – 各模块采用交叉编址（同一模块的字地址不连续） 交叉编址与顺序编址，如图3.26所示
SRAM、ROM芯片与CPU的接口设计
• CPU与芯片的接口：CPU的低位地址与芯片地址相接；CPU的读写信号与芯 片的读写信号相接；CPU的高位地址信号及存储器访问信号通过一个译码电 路形成芯片的片选信号 • 存储器设计的关键是如何设计译码电路；设计方法是：确定芯片的地址范围， 然后导出译码电路真值表，然后画译码器的电路图 • 在这个例子中：
CE
CS
WE
I/O0-I/O7 数据输出
读
0
0
1
写 保持
0 1
1 任意
0 任意
数据输入 高阻态
DRAM芯片（3.3）
返回
一、DRAM存储位元的记忆原理 二、DRAM逻辑符号及组成框图 三、DRAM的读周期、写周期、刷新周期
• 刷新周期：从上一次对整个芯片刷新结束到下一次对整个 芯片刷一遍为止的时间间隔。常用刷新周期：8ms、16ms 、某些可以大于100ms. • 标准刷新操作有两种：只用RAS信号（需要外部刷新地址 读数器），CAS在RAS之前（芯片内部有刷新地址计数器， 每一个刷新周期自动加1） • 刷新方式有二种：集中式、分散式
• RAM(SRAM芯片、DRAM芯片) • ROM(MROM、PROM、EPROM、 E2PROM) • FLASH • 磁盘、磁带、光盘 分类方法：按介质、按存取方式
二、当前计算机存储系统的分级结构
• 存储系统的分级结构： – Cache（高速缓冲存储器）、主存、外存（Cache与主存合称 内存） • 为什么分级？ – 高速度、大容量、低位价 – Cache---主存这一层，速度接近Cache，容量与位价接近主存； – 主存----辅存这一层，速度接近主存，容量与位价接近外存。 • Cache、主存、外存 – 速度越来越慢 – 容量越来越大 – 位价越来越小
• •
DRAM缺点
– – – –
应用
ROM与Flash（3.4）
返回
一、MROM
1.存储位元记忆原理 2.逻辑符号
二、EPROM
1.存储位元记忆原理 2.EPROM与CPU的接口
三、用半导体芯片组织简单的主存
三、用半导体芯片组织简单的主存
例：CPU的地址总线16根(A15—A0，A0为低位)，双向数据总 线8根(D7—D0)，控制总线中与主存有关的信号有MREQ(允 许访存， 低电平有效)，R/W(高电平为读命令，低电平为写 命令)。 主存地址空间分配如下：0—8191为系统程序区，由只读 存储芯片组成；8192—32767为用户程序区；最后(最大地 址)2K地址空间为系统程序工作区。上述地址为十进制，按 字节编址。 现有如下存储器芯片：EPROM：8K×8位(控制端仅有 CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位. 请从上述芯片中选择适当芯片设计该计算机主存储器， 画出主存储器逻辑框图.
对于 8K×8 的芯片， CPU 的 A15—A13 用于形成片选信号， 对于 2K×8 的芯片，
主存地址分配：按字编址与按字节编址
• 什么是按字编址，按字节编址
– 按字编址：将连续地址分配给字节（即主存地址 线上的地址是字的地址） – 按字节编址：将连续地址分配给字节（即主存地 址线上的地址是字节的地址）
1. 字（存储单元）的块内地址与地址的意义 2. 对顺序编址，寻找块内地址向地址的变换，导出其地址 组成 3. 对交叉编址，寻找块内地址向地址的变换，导出其地址 组成
二、交叉存储器的功能
• 以流水方式完成块访问，如图3.28所示 • 如果采用顺序存取方式就不能以流水方式完成块访 问 • 为了以流水方式完成块访问，必须使模块数大于等 于交叉存取度（T/:T为模块的访问周期， 为总 线传输周期） • 交叉存储器的性能
– 存取m个字的块，需要时间：T+(m-1) – 带宽：m/(T+(m-1) ) (字/s) – 例5
Cache(高速缓冲存储器3.6)
返回
一、Cache的功能与性能
• Cache的功能
– 是主存的高速缓冲 – Cache比主存小得多（例如主存几百M，Cache几百K），由 SRAM组成 – 增加Cache的目的，是使Cache/主存系统的平均存取周期接 近Cache的存取周期
• 直接映射方式的地址映射过程（如图3.33（b）所示) – 假设主存有2S个块，每块2w个字，块号从0开始编号，块内 字号从0开始编号，主存字地址从0开始编号，则主存字地 址组成为： – 假设Cache有2r行，每行2w个字，行号从0开始编号，行内字 号从0开始编号，Cache字地址从0开始编号，则Cache字地 址组成为： • 优缺点（3种组织方式比较） – 比较器最易设计 – 冲突的可能性最大，因为一个主存块在Cache中只能传到一 个Cache行（冲突：主存块A已在Cache中有备份，现要将主存块B传
• Cache的性能
– 命中率h=Nc/(Nc+Nm)(在一个程序执行期间，Cache完成存 取的总次数为Nc，主存完成存取的总次数为Nm；h与程序 的行为、Cache的容量、组织方式、块的大小有关) – Cache/主存系统的平均访问时间：ta=htc+(1-h)tm(tc为Cache 的存取周期， tm为主存的存取周期，) – 访问效率e =tc/ta=1/(r+(1-r))h （r=tm/tc表示主存慢于Cache 的倍率，取5到10为宜），h越大越好，e越接近1越好
• 四、DRAM与CPU的接口 • 五、DRAM正确性校验 • 六、DRAM与SRAM的比较
存储器容量扩展
• 课本P73的例2、例3 • 讲位扩展及字扩展电路怎么接，以及为 什么这么接
六、SRAM与DRAM比较
• DRAM优点
– – – 同样大小的芯片，DRAM的集成度远高于SRAM ； DRAM行列地址分两次送，减少了芯片引脚，也 减小了封装尺寸； DRAM功耗为SRAM的1/6，价格为SRAM的1/4 DRAM因为使用电容，所以速度比SRAM低； DRAM需配置再生电路，要消耗一部分能量。 DRAM被广泛用于构造主存 SRAM多用于构造Cache
三、Cache的组织方式与主存到Cache的地址映射---全相联
• 什么是全相联（如图3.33（a)所示） 当需要将一个主存块传到Cache中时，它可以传到任意一个 Cache行，究竟传到哪个Cache行由替换算法决定。 • 全相联方式的地址映射过程(如图3.33(b)所示) – 假设主存有2S个块，每块2w个字，块号从0开始编号，块内 字号从0开始编号，主存字地址从0开始编号，则主存字地 址组成为： – 假设Cache有2r行，每行2w个字，行号从0开始编号，行内字 号从0开始编号，Cache字地址从0开始编号，则Cache字地 址组成为： • 优缺点（3种组织方式比较） – 比较器最难设计 – 冲突的可能性最小，因为一个主存块可以传到任意一个 Cache行（冲突：主存块A已在Cache中有备份，现要将主存块B传到
主要内容
• • • • • • • • 概述（3.1） SRAM芯片（3.2） DRAM芯片（3.3） ROM与Flash（3.4） 多模块交叉存储器（3.5） 高速缓冲存储器Cache（3.6） 虚拟存储器与存储保护（9.4、9.5） 作业
概述（3.1）
返回
一、常用存储器件
Cache中，如果替换算法选中主存块A所在的行，则称主存块A与主存 块B冲突。冲突可能造成的问题是主存块A被换出后，不多久又要换入， 而同一主存块频繁的换入换出会导致命中率降低）
三、Cache的组织方式与主存到Cache的地址映射---直接映射
• 什么是直接映射（如图3.34（a)所示）
当需要将一个主存块传到Cache中时，将主存块号对Cache行数求余， 即得它可以传到的Cache行号。这种方式不需要替换算法。
二、Cache的组成(CPU对Cache/主存系统的读操作)
• 图3.32中，Cache有4行，每行有4个字，常用 SRAM组成 • 相联存储表功能：CPU通过地址总线发出一个 主存字的地址，相联存储器根据这个地址判断 这个主存字所在的主存块是否在Cache的某一 行中做了副本（是否Cache命中）；如果在， 将主存字地址转换为它的副本的Cache地址。 • LRU管理逻辑：如果命中，那么Cache做读操 作；如果不命中，那么主存做读操作，同时将 这个字所在的主存块传到Cache中。在做这个 块传输之前，首先要由LRU管理逻辑来决定传 到Cache的哪一行中
• 译码方式
– 单译码 – 双译码
• 存储容量的计算
– SRAM – DRAM
SRAM芯片（3.2）
返回
逻辑符号与组成框图 容量计算 • 存储位元是触发器（SRAM芯片存储位元记忆原理） • 存储单元（在单译码方式下；在双译码方式下） 3. 功能表 4. 波形图 5. SRAM与CPU的接口 1. 2.
CPU
Cache
主存
外存
三、主存技术指标
– 容量 – 速度：存取时间、存取周期、带宽
例：存取周期为500ns，每次存取可访问16位，求带宽？
半导体存储芯片简介
一、半导体存储芯片的基本组成
地 址 线
译 码 驱 动
存储矩阵
读 写 电 路
数 据 线
……
……
片选线
读写控 制线
二、半导体存储芯片的译码方式； 存储字与存储容量的计算
• 组相联方式的地址映射过程（如图3.35（b）所示)
– 假设主存有2S个块，每块2w个字，块号从0开始编号，块内字号从0开始 编号，主存字地址从0开始编号；假设Cache有2d组，每组2t行。 – 主存字地址组成为：。 – 由Cache组号求Cache行号的方法为：。
1 片 8K×8 的 EPROM：0---1FFF，CS0 3 片 8K×8 的 SRAM：2000----7FFF，CS1，CS2，CS3 1 片 2K×8 的 SRAM：F800---FFFF, CS4 CPU 的 A15---A11 用于形成片选信号。具体如下： CS0=0 当且仅当 A15A14A13=000 时， CS1=0 当且仅当 A15A14A13=001 时， CS2=0 当且仅当 A15A14A13=010 时， CS3=0 当且仅当 A15A14A13=011 时， CS =0 当且仅当 A A A A A =11111 时.
二、Cache的组成(课本图3.32)
• 程序访问的局部性原理 1. (1) 内容：指程序在执行过程中的一个较短时期内，所执行的指令地址 和指令的操作数地址，分别局限于一定区域。还可以表现为：（a)时间 局部性，即一条指令的一次执行和下次执行，一个数据的一次访问和下 次访问都集中在一个较短时期内；(b) 空间局部性，即当前指令和邻近 的几条指令，当前访问的数据和邻近的数据都集中在一个较小区域内。 2. (2) 局部性原理的具体体现 程序在执行时，大部分是顺序执行的指令，少部分是转移和过程 调用指令。 过程调用的嵌套深度一般不超过5，因此执行的范围不超过这组 嵌套的过程。 程序中存在相当多的循环结构，它们由少量指令组成，而被多次 执行。 程序中存在相当多对一定数据结构的操作，如数组操作，往往局 限在较小范围内。 – (3)程序访问的局部性原理使Cache命中率接近1成为可能
到Cache中，如果主存块B最终是传到了主存块A所在的行，则称主存 块A与主存块B冲突。冲突可能造成的问题是主存块A被换出后，不多 久又要换入，而同一主存块频繁的换入换出会导致命中率降低）
三、Cache的组织方式与主存到Cache的地址映射---组相联
• 什么是组相联（如图3.35（a)所示）
– 当需要将一个主存块ቤተ መጻሕፍቲ ባይዱ到Cache中时，将主存块号对Cache组数求余得 Cache组号，此主存块可传到这个Cache组的任意一行。究竟传到哪一 行，则替换算法决定。 – 是最常用组织方式 – 一个Cache组包含的行数v通常取2、4、8、16，称为v路组相联.
• 例：
– 某计算机主存有24位地址线，存储字长32位，如 果按字编址，则最大可配置的主存容量是： – 如是按字节编址，则最大可配置的主存容量是：
多模块交叉存储器（ 3.5 ）
返回
一、交叉存储器的组成
组成如图3.27所示
– – 各模块采用交叉编址（同一模块的字地址不连续） 交叉编址与顺序编址，如图3.26所示
SRAM、ROM芯片与CPU的接口设计
• CPU与芯片的接口：CPU的低位地址与芯片地址相接；CPU的读写信号与芯 片的读写信号相接；CPU的高位地址信号及存储器访问信号通过一个译码电 路形成芯片的片选信号 • 存储器设计的关键是如何设计译码电路；设计方法是：确定芯片的地址范围， 然后导出译码电路真值表，然后画译码器的电路图 • 在这个例子中：
CE
CS
WE
I/O0-I/O7 数据输出
读
0
0
1
写 保持
0 1
1 任意
0 任意
数据输入 高阻态
DRAM芯片（3.3）
返回
一、DRAM存储位元的记忆原理 二、DRAM逻辑符号及组成框图 三、DRAM的读周期、写周期、刷新周期
• 刷新周期：从上一次对整个芯片刷新结束到下一次对整个 芯片刷一遍为止的时间间隔。常用刷新周期：8ms、16ms 、某些可以大于100ms. • 标准刷新操作有两种：只用RAS信号（需要外部刷新地址 读数器），CAS在RAS之前（芯片内部有刷新地址计数器， 每一个刷新周期自动加1） • 刷新方式有二种：集中式、分散式
• RAM(SRAM芯片、DRAM芯片) • ROM(MROM、PROM、EPROM、 E2PROM) • FLASH • 磁盘、磁带、光盘 分类方法：按介质、按存取方式
二、当前计算机存储系统的分级结构
• 存储系统的分级结构： – Cache（高速缓冲存储器）、主存、外存（Cache与主存合称 内存） • 为什么分级？ – 高速度、大容量、低位价 – Cache---主存这一层，速度接近Cache，容量与位价接近主存； – 主存----辅存这一层，速度接近主存，容量与位价接近外存。 • Cache、主存、外存 – 速度越来越慢 – 容量越来越大 – 位价越来越小
• •
DRAM缺点
– – – –
应用
ROM与Flash（3.4）
返回
一、MROM
1.存储位元记忆原理 2.逻辑符号
二、EPROM
1.存储位元记忆原理 2.EPROM与CPU的接口
三、用半导体芯片组织简单的主存
三、用半导体芯片组织简单的主存
例：CPU的地址总线16根(A15—A0，A0为低位)，双向数据总 线8根(D7—D0)，控制总线中与主存有关的信号有MREQ(允 许访存， 低电平有效)，R/W(高电平为读命令，低电平为写 命令)。 主存地址空间分配如下：0—8191为系统程序区，由只读 存储芯片组成；8192—32767为用户程序区；最后(最大地 址)2K地址空间为系统程序工作区。上述地址为十进制，按 字节编址。 现有如下存储器芯片：EPROM：8K×8位(控制端仅有 CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位. 请从上述芯片中选择适当芯片设计该计算机主存储器， 画出主存储器逻辑框图.
对于 8K×8 的芯片， CPU 的 A15—A13 用于形成片选信号， 对于 2K×8 的芯片，
主存地址分配：按字编址与按字节编址
• 什么是按字编址，按字节编址
– 按字编址：将连续地址分配给字节（即主存地址 线上的地址是字的地址） – 按字节编址：将连续地址分配给字节（即主存地 址线上的地址是字节的地址）
1. 字（存储单元）的块内地址与地址的意义 2. 对顺序编址，寻找块内地址向地址的变换，导出其地址 组成 3. 对交叉编址，寻找块内地址向地址的变换，导出其地址 组成
二、交叉存储器的功能
• 以流水方式完成块访问，如图3.28所示 • 如果采用顺序存取方式就不能以流水方式完成块访 问 • 为了以流水方式完成块访问，必须使模块数大于等 于交叉存取度（T/:T为模块的访问周期， 为总 线传输周期） • 交叉存储器的性能
– 存取m个字的块，需要时间：T+(m-1) – 带宽：m/(T+(m-1) ) (字/s) – 例5
Cache(高速缓冲存储器3.6)
返回
一、Cache的功能与性能
• Cache的功能
– 是主存的高速缓冲 – Cache比主存小得多（例如主存几百M，Cache几百K），由 SRAM组成 – 增加Cache的目的，是使Cache/主存系统的平均存取周期接 近Cache的存取周期
• 直接映射方式的地址映射过程（如图3.33（b）所示) – 假设主存有2S个块，每块2w个字，块号从0开始编号，块内 字号从0开始编号，主存字地址从0开始编号，则主存字地 址组成为： – 假设Cache有2r行，每行2w个字，行号从0开始编号，行内字 号从0开始编号，Cache字地址从0开始编号，则Cache字地 址组成为： • 优缺点（3种组织方式比较） – 比较器最易设计 – 冲突的可能性最大，因为一个主存块在Cache中只能传到一 个Cache行（冲突：主存块A已在Cache中有备份，现要将主存块B传
• Cache的性能
– 命中率h=Nc/(Nc+Nm)(在一个程序执行期间，Cache完成存 取的总次数为Nc，主存完成存取的总次数为Nm；h与程序 的行为、Cache的容量、组织方式、块的大小有关) – Cache/主存系统的平均访问时间：ta=htc+(1-h)tm(tc为Cache 的存取周期， tm为主存的存取周期，) – 访问效率e =tc/ta=1/(r+(1-r))h （r=tm/tc表示主存慢于Cache 的倍率，取5到10为宜），h越大越好，e越接近1越好
• 四、DRAM与CPU的接口 • 五、DRAM正确性校验 • 六、DRAM与SRAM的比较
存储器容量扩展
• 课本P73的例2、例3 • 讲位扩展及字扩展电路怎么接，以及为 什么这么接
六、SRAM与DRAM比较
• DRAM优点
– – – 同样大小的芯片，DRAM的集成度远高于SRAM ； DRAM行列地址分两次送，减少了芯片引脚，也 减小了封装尺寸； DRAM功耗为SRAM的1/6，价格为SRAM的1/4 DRAM因为使用电容，所以速度比SRAM低； DRAM需配置再生电路，要消耗一部分能量。 DRAM被广泛用于构造主存 SRAM多用于构造Cache
三、Cache的组织方式与主存到Cache的地址映射---全相联
• 什么是全相联（如图3.33（a)所示） 当需要将一个主存块传到Cache中时，它可以传到任意一个 Cache行，究竟传到哪个Cache行由替换算法决定。 • 全相联方式的地址映射过程(如图3.33(b)所示) – 假设主存有2S个块，每块2w个字，块号从0开始编号，块内 字号从0开始编号，主存字地址从0开始编号，则主存字地 址组成为： – 假设Cache有2r行，每行2w个字，行号从0开始编号，行内字 号从0开始编号，Cache字地址从0开始编号，则Cache字地 址组成为： • 优缺点（3种组织方式比较） – 比较器最难设计 – 冲突的可能性最小，因为一个主存块可以传到任意一个 Cache行（冲突：主存块A已在Cache中有备份，现要将主存块B传到