第五章微处理器时序和系统总线

T1
T2
T3
T4
CLK
AD0~AD15
~ A0 A15
D0~D15
~ A16/S3 A19/S6
~ A16 A19
S3 ~ S6
ALE WR或RD
DEN M /IO
1.指令周期与机器周期的关系
2.地址信息与ALE的关系（ALE —— 允许地址输出） 3. 数据信息与WR或RD及DEN控制线的关系
（2）地址总线——AD0~AD15，A16/S3~A19/S6（8086） AD0~AD7， A8~A15，A16/S3~A19/S6（8088）
（3）控制总线——A16/S3~A19/S6及其他
（4）时钟线——CLK
（5）电源线——Vcc
（6）地线——GND
1
8086引脚
2
2.微处理器的引脚符号及作用
8286
图5-1 8086 CPU的最大组态(P149)
6
3.微处理器最大模式的组成
8284A 时钟发生器，产生时钟脉冲。 8282 地址锁存器（三片），获得地址总线。 8286 总线驱动芯片（二片），增加数据总线的负载能力。 8288 总线控制器，形成各种总线周期,输出系统的控制信号 8259A 中断控制器，控制外设中断的申请等。
•（2）单作用线
• RD 读控制。（输出，三态） • NMI 非屏蔽中断请求线。（输入） • INTR 屏蔽中断请求线。（输入） • READY 等待状态请求线，外设求得与CPU同步。 （输入） • RESET 系统复位请求线。（输入） • TEST 测试控制，外部控制CPU， WAIT指令检查。 （输入） • CLK 系统时钟。（输入）
T
OE 8286
D0~15
AD0~15
A0~7
DT/R——数据发送或接收信号。 DEN——允许数据发送/接收控 制线。
DT/R与DEN为最小 模式时有作用。
8086与2片8286连接,获得数据线16根。
9
5.2 8086处理器时序
5.2 .1、时序的基本概念
一、时钟周期：由计算机的主频决定（主频数），用 T 表示， 又称T状态。F=8MHz,T=125ns
• MN/MX 高电平（接电源） • M/IO 访问存储器/访问IO口。（输出，三态） • WR 写控制。（输出，三态） • ALE 允许有效存储器地址锁存。（输出） • DT/R 允许缓冲器数据/发送信号。（输出，三态） • DEN 允许数据接收/发送控制。（输出，三态） • INTA 中断响应。（输出，三态） • HOLD 外设申请总线控制权。（输入） • HLDA 允许并响应外设对总线权的申请。（输出） 5
4
四.8086微处理器最小/最大模式
根据控制线MN/MX输入信号的高/低，以确定微处理 器系统为最小/最大模式。
1.微处理器最小模式的组成 8284A时钟发生器，产生时钟脉冲。 8282地址锁存器（三片），获得地址总线及控制信号。 8286总线驱动芯片（二片），获得数据总线。 2.微处理器最小模式的信号
二、总线周期：8086/8088通过总线从存储器或 I/O接口 读写一个字节（或字）所用的时间称为一个总线周期。
三、指令周期：CPU执行一条指令所用的时间，它可以 包含若干个总线周期。
四、一个总线周期至少包括 4 个时钟周期。
总线周期
T1
T2
T3
T4
CLK
T3
Tw
T4
Tw等待周期
10
二.8086微处理器的时序 一个基本指令（总线）周期时序
8282
DI7
8
OE
9
12 DO7
GND 10
11 STB
来自百度文库
ALE
8086 A16~19 AD0~15
STB
8282 DI0~7
OE
A0~20
DI0~7——数据输入 DO0~7——数据输出 OE——选通
STB——允许输出
ALE——允许地址锁存。
注意：分离后，地址线20根,锁存在锁存器8282的输出端 8
5.S0、S1、S3组合产生的读写控制信号 (P150表5-1） 读控制信号：MROC（MEMR）、IORC（IOR） 写控制信号：MWTC（MEMW）、IOWC（IOW）7
三.地址/数据复用总线的分离 1.分离出地址总线 应用锁存器8282将地址总线从地址/数据复用总 线用分离出来。
DI0
1
20 Vcc 19 DO0
以上为8086微处理器的引脚符号及作用
3
5.1 处理器总线
5.1.1 8086的两种组态
最小组态
用于单个微处理器组成的系统，由8086产生系统所需 的全部控制信号。
当33脚（MN/MX）接＋5V时，CPU处于最小工作方式。
最大组态
用于多处理器系统中，8086不直接提供控制信号 。
当33脚（MN/MX）接地时，CPU处于最大工作方式。
• （1）复用线 • AD0~AD15 地址/数据复用总线。（双向，三态） • AD16/S3~A17 /S4 地址总线/分段标识符。（输出，三态） • AD18/S5 地址总线/CPU中断允许位状态。（输出，三态） • AD19/S6 地址总线/CPU与当前总线连接，低电平有效。（输出，
三态）
• B高H字E节/ S数7 据传B送H。E——S7第—一—时维钟持周第期一作周用期于输地出址。总（线输；出允，许三地态址）
4.微处理器最大模式的信号
• MN/MX 低电平（接地） • S0~2 组合产生对M/IO进行读写控制。（输出，三态） • QS0、QS1 组合产生指令排队信号。（输出） • RQ/GT0 总线控制权的请求/响应信号。（双向） • RQ/GT1 优先权低于RQ/GT0。（双向） • LOCK CPU总线控制权保持信号。（输出，三态）
第五章微处理器总线时序和系统总线
目的要求
1.掌握微处理器的总线结构，主要引脚的符号及作用。 2.掌握微处理器的复用总线的分离。
3.理解微处理器的最大模式的典型配置。
4. 掌握8086微处理器的时序
5.1 8086微处理器的引脚功能
1.微处理器引脚的分类
（1）数据总线——AD0~AD15（8086）《16位机》 AD0~AD7（8088）《准16位机》
2 数据总线驱动器8286
应用发送/接收接口片子8286，增大总线的 驱动能力.
A0
1
20 Vcc
19 B0
8286
A7
8
OE
9
12 B7
GND 10
11 T
A0~7——数据输入。 B0~7——数据输出。 OE——选通 T——数据传输方向， 高电平为发送，低电 平为接收。
DT/R DEN 8086