漏电流静态功耗的估计与优化

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报告Baidu Nhomakorabea容
计算机科学发展与摩尔定律 集成电路功耗的组成与提高趋势 高功耗对集成电路性能与可靠性的影响
供电系统(P/G) 封装与散热装置 可靠性
芯片功耗与摩尔定律的终结 与芯片功耗相关的研究热点
9/21/2019
EDA Lab., Tsinghua University
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高功耗对供电网络(P/G)的影响
以Intel公司下一代采用90nm工艺的Prescott为例,它 的Die面积为112mm2,共集成1.25亿只晶体管,功耗为 102W,供电电流为91A,供电电压为1.12V,工作频率 为3GHz以上(网上材料汇总)。
9/21/2019
EDA Lab., Tsinghua University
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The Power Crisis from IBM
David E. Lackey, IBM
9/21/2019
EDA Lab., Tsinghua University
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Leakage power become focus in crisis
9/21/2019
EDA Lab., Tsinghua University
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静态功耗的三种成因
9/21/2019
EDA Lab., Tsinghua University
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The Power Crisis from Intel
1200 1000
800
15 mm Die
Leakage Active
芯片功耗与摩尔定律的终结 与芯片功耗相关的研究热点
9/21/2019
EDA Lab., Tsinghua University
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CMOS集成电路功耗的组成
与其它工艺比较,CMOS电路以其低功耗,易于集成 的优点,在目前硅材料时代得到了最广泛的应用。
芯片功耗包括由CMOS管状态改变所产生的动态功耗 与由漏电流引起的静态功耗两部分。
EDA Lab., Tsinghua University
3
MIPS
Goal for Intel: 1TIPS by 2010
1000000
100000 10000 1000 100 10 1
Pentium® 4 Architecture
Pentium® Pro Architecture
Pentium® Architecture 486
供电系统(P/G) 封装与散热装置 可靠性
芯片功耗与摩尔定律的终结 与芯片功耗相关的研究热点
9/21/2019
EDA Lab., Tsinghua University
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计算机科学发展与摩尔定律
目前计算机科学发展的动力,一部分来自计算机理论 的发展,但主要来自集成电路芯片性能的大幅提高。
Power (W)
600
400
200
0 0.25u 0.18u 0.13u 90nm 65nm 45nm
Leakage Power is catching up with the active power in nano-scaled CMOS circuits.
Shekhar Borkar, Circuit Research, Intel Labs
动态功耗优化:A、时钟屏蔽技术;B、测试功耗优 化;C、竞争冒险消除;D、多输入逻辑门的低功耗 展开;D、分区供电。
静态功耗优化:A、多阈值多电压布放;B、虚拟供 电网络;C、最小漏电流输入向量;D、浮动衬底电 压;E、绝缘衬底(SOI)。
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50%
Must stop
40%
at 50%
30%
Leakage Power (% of Total)
20%
10%
0% 1.5 1 0.7 0.5 0.35 0.25 0.18 0.13 0.09 0.07 0.05
Technology ()
A. Grove, IEDM 2002
Shekhar Borkar, Circuit Research, Intel Labs
386 286 8086
0.1
0.01 1970
1980
1990
2000
2010
Shekhar Borkar, Circuit Research, Intel Labs
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Transistor Integration Capacity
动态功耗由三部分组成:A、电路逻辑操作所引起的 状态改变所需功耗;B、P管与N管阈值电压重叠所产 生的导通电流所需功耗;C、不同路径的时间延迟不 同所产生的竞争冒险所需功耗。
静态功耗也由三部分组成:A、CMOS管亚阈值电压漏 电流所需功耗;B、 CMOS管栅级漏电流所需功耗;C、 CMOS管衬底漏电流(BTBT)所需功耗。
集成电路芯片性能提高大致符合摩尔定律,即处理器 (CPU)的功能和复杂性每年(其后期减慢为18个月)会增 加一倍,而成本却成比例地递减。
集成电路生产工艺的提高(0.25/0.18/0.13/0.09um), 缩小了单管的尺寸,提高了芯片的集成度与工作频率, 降低了工作电压。
9/21/2019
9/21/2019
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CMOS电路功耗的优化方法
由于功耗已影响到CMOS电路设计方法学,所以功耗 在电路设计的各个阶段都必须得到优化。从程序汇 编到电路综合,再到逻辑级与版图级都是如此。我 的研究集中在低层功耗优化,所以从以下两个方面 进行阐述。
Shekhar Borkar, Circuit Research, Intel Labs
9/21/2019
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报告内容
计算机科学发展与摩尔定律 集成电路功耗的组成与提高趋势 高功耗对集成电路性能与可靠性的影响
供电系统(P/G) 封装与散热装置 可靠性
芯片功耗与摩尔定律的终结
清华大学计算机系EDA实验室 骆祖莹
luozy@mail.tsinghua.edu.cn 博士后合作导师: 洪先龙教授 IEEE FELLOW
9/21/2019
EDA Lab., Tsinghua University
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报告内容
计算机科学发展与摩尔定律 集成电路功耗的组成与提高趋势 高功耗对集成电路性能与可靠性的影响
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