verilog语言设计-同步清零计数器

数字电子技术基础可编程逻辑器件大作业106进制同步清零计数器
班级：0906101
学号：1090610106
姓名：康代涛
1.同步清零计数器
1.1设计目的与要求
利用Verilog HDL设计一个以自己学号后三位为模的计数器。

设计要求：1.编写源程序2.给出仿真电路图和仿真波形图。

1.2 Verilog HDL源代码
module counter_106(clk,reset,out);
input clk;
input reset;
output[6:0] out;
reg[6:0] out;
always@(posedge clk)
begin
if(reset==1) out<=0;
else if(out==105) out<=0;
else out<=out+1;
end
endmodule
1.3仿真原理图
同步清零计数器的仿真电路如下图所示：
1.4 仿真波形图
同步清零计数器仿真波形如下图所示：
2设计总结
本次设计需要利用Verilog HDL设计一个以自己学号后三位为模的计数器,而且要编写源程序并给出仿真电路图和仿真波形图。

通过本次设计，使自己初步了解了如何利用Quartus II 9.1 设计可编程逻辑器件，巩固了用Verilog HDL 语言编写硬件描述电路，以这样一种方式使自己复习并进一步熟悉了Verilog语言，对自己在数字电子技术方面的学习有很大作用。

参考文献：
[1]杨春玲，王淑娟，《数字电子技术基础》，高等教育出版社，2011.6
[2]王立欣，杨春玲，《电子技术实验与课程设计》，哈尔滨工业大学出版社，2009
[3]廉玉欣，《电子技术基础实验教程》，机械工业出版社，2010。