可编程实习实验指导书20100716

短学期实践教学实验指导书可编程逻辑器件及数字系统设计吉林大学仪器科学与电气工程学院2010年7月可编程器件及数字系统设计实验指导书2010版前 言近年来随着超大规模集成电路和EDA技术的快速发展，CPLD、FPGA的应用越来越广泛，这使得数字系统的设计与实现更加方便，同时其设计方法与经典设计方法相比也有了很大不同。

在小规模数字集成电路逐渐被淘汰的今天，掌握一门硬件描述语言并学会基于CPLD、FPGA 器件设计数字系统显得越来越重要。

本实验指导书的目的就是帮助读者快速掌握基于CPLD进行数字逻辑设计的基本流程，并初步学会基于VHDL语言进行数字系统设计的方法。

书中的实验内容可配合EPM240核心板（Altera 公司MAXⅡ系列产品）和QUARTUSⅡ软件以及相关外围器件设计实现。

本实验指导书的实验内容从基本组合电路、时序电路的设计到复杂的数字系统的设计，选编了有代表性的实验近二十个，实验内容从简单到复杂，各个实验项目都给出了系统的设计思路和实现方法，使读者能够快速入手。

由于编写时间仓促，错误之处敬请读者原谅。

目 录第一章 可编程逻辑器件 (1)1.1 可编程逻辑器件发展历程 (1)1.2 CPLD/FPGA结构原理 (2)1.2.1 基于乘积项的CPLD结构 (3)1.2.2 基于查找表的FPGA结构 (4)1.2.3 CPLD与FPGA的区别 (6)1.3 CPLD/FGPA编程技术与方法 (7)1.3.1 CPLD/FGPA的编程技术 (7)1.3.2 CPLD/FGPA的编程方法 (7)第二章 VHDL语言基础 (8)2.1 HDL概述 (8)2.2 VHDL程序结构 (10)2.2.1 实体 (11)2.2.2 结构体 (14)2.3 VHDL数据类型 (18)2.3.1 标识符 (18)2.3.2 数据对象 (18)2.3.3 数据类型 (19)2.3.4 运算符 (20)2.4 VHDL基本命令语句 (21)2.4.1 并列语句 (21)2.4.2 顺序语句 (23)2.5 VHDL设计实例 (26)第三章 QUARTUSII软件使用指南 (31)3.1 Q UARTUS II使用流程 (31)3.2 Q UARTUS II 软件使用 (32)3.2.1 工程建立与管理 (32)3.2.2 源文件输入 (34)3.2.3 编译综合 (40)3.2.4 功能仿真 (41)3.2.5 设置约束条件 (43)3.2.6 全编译 (47)3.2.7 时序仿真 (47)3.2.8 下载编程 (50)第四章 基本组合逻辑设计 (51)4.1 表决电路 (51)4.2 七段译码器 (53)4.3 优先编码器 (56)4.4 数据选择器 (57)4.5 8421BCD码加法器 (59)第五章 基本时序逻辑设计 (61)5.1 计数器 (61)5.2 移位寄存器 (62)5.3 流水灯 (64)5.4 按键去抖动 (65)5.5 抢答器 (67)第六章 综合逻辑设计 (69)6.1 七段数码管动态显示 (69)6.2 LED点阵汉字显示 (72)6.3 行列式键盘扫描逻辑 (73)6.4 交通灯控制器 (75)6.5 数字钟 (77)6.6 数字密码锁 (78)6.7 数字频率计 (79)附录一、数码管资料 (80)附录二、8×8 LED点阵资料 (82)附录三、三极管封装说明 (83)第一章可编程逻辑器件1.1 可编程逻辑器件发展历程当今社会是数字化的社会，是数字集成电路广泛应用的社会。

数字集成电路本身在不断地进行更新换代。

它由早期的电子管、晶体管、中小规模集成电路、发展到超大规模集成电路以及许多具有特定功能的专用集成电路。

但是，随着微电子技术的发展，设计与制造集成电路的任务已不再完全由半导体厂商来独立承担。

系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入到实际应用之中，因而出现了可编程逻辑器件(PLD)。

当前应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。

早期的可编程逻辑器件只有可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(EEPROM)三种。

由于结构上的限制，它们只能完成简单的数字逻辑功能。

其后，出现了一类结构上稍复杂的可编程芯片，即可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能。

典型的PLD由一个“与”门阵列和一个“或”门阵列组成，而任意一个组合逻辑都可以用“与一或”表达式来描述，所以PLD能以乘积之和的形式完成各类组合逻辑功能。

这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。

PAL由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输出可以通过触发器有选择地被置为寄存状态。

PAL器件是现场可编程的，它的实现工艺有反熔丝技术、EPROM技术和EEPROM技术。

还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA)，它也由一个“与”平面和一个“或”平面构成，但是这两个平面都是可编程的。

PLA器件既有现场可编程的，也有掩膜可编程的。

在PAL的基础上，又发展了一种通用阵列逻辑GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。

它采用了EEPROM工艺，实现了电可擦除、电可改写，其输出结构是可编程的逻辑宏单元，因而它的设计具有很强的灵活性，至今仍有使用。

这些早期的PLD 器件的一个共同特点是其规模较小，只能实现规模较小的数字逻辑。

为了弥补这一缺陷，20世纪80年代中期。

Altera和Xilinx分别推出了类似于PAL结构的扩展型 CPLD(Complex Programmab1e Logic Dvice)和与标准门阵列类似的FPGA(Field Programmable Gate Array)，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。

这两种器件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。

与其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。

几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。

注：不同厂家的叫法不尽相同，通常把基于查找表技术，SRAM工艺，要外挂配置EEPROM 的PLD叫FPGA；把基于乘积项技术，Flash（类似EEPROM工艺）工艺的PLD叫CPLD。

1.2 CPLD/FPGA结构原理FPGA(现场可编程门阵列)与 CPLD(复杂可编程逻辑器件)都是可编程逻辑器件，它们是在PAL,GAL等逻辑器件的基础之上发展起来的。

同以往的PAL,GAL等器件相比，FPGA／CPLD的规模更大，可以替代几十甚至几千块通用IC芯片。

经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件。

比较典型的就是Xilinx公司和Altera公司的系列产品，它们开发较早，占领了较大的PLD市场。

通常来说，在欧洲用Xilinx的人多，在日本和亚太地区用Altera的人多，在美国则是平分秋色。

全球PLD/FPGA产品60%以上是由Altera和Xilinx 提供的。

可以讲Altera和Xilinx共同决定了PLD技术的发展方向。

此外还有许多其它公司也生产PLD器件，如：Lattice，Actel，Quicklogic，Lucent，Atmel等。

尽管不同厂家的PLD产品结构各有特点，但概括起来，它们都是由三大部分组成的： 逻辑块阵列：构成PLD器件的逻辑组成核心；输入／输出块：可以根据用户需要灵活设置；连线资源：由各种长度的可编程连线组成，用于逻辑块之间、逻辑块与输入／输出块之间的连接。

1.2.1 基于乘积项的CPLD结构下面以MAX7000为例，介绍一下此类CPLD的结构。

图1.1 基于乘积项的PLD内部结构如上图，这种CPLD由三部分组成：宏单元（Marocell)，可编程连线（PI)和I/O控制块。

宏单元是CPLD的基本结构，由它来实现基本的逻辑功能。

图1.1中LAB（A，B,C）是多个宏单元的集合（因为宏单元较多，没有一一画出）。

可编程连线负责信号传递，连接所有的宏单元。

I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。

图1.1 左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 分别是全局时钟，清零和输出使能信号，这几个信号有专用连线与CPLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。

宏单元的具体结构如图1.2所示。

图中左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。

后面的乘积项选择矩阵是一个“或”阵列。

两者一起完成组合逻辑。

图右侧是一个可编程D触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零信号。

如果不需要触发器，也可以将此触发器旁路，信号直接输给PI或输出到I/O脚。

图1.2 宏单元结构这种基于乘积项的CPLD基本都是由EEPROM和Flash工艺制造的，一上电就可以工作，无需其他芯片配合。

1.2.2 基于查找表的FPGA结构查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。

目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。

当用户通过原理图或HDL语言描述了一个逻辑电路以后，开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM。

这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。

下面是一个利用查找表实现4输入与门的例子。

表1.1 LUT实现4输入与门实际逻辑电路LUT的实现方式a,b,c,d 输入逻辑输出地址RAM中存储的内容0000 0 0000 00001 0 0001 0.... 0 01111 1 1111 1下面以Xilinx公司Spartan-II为例，介绍一下基于LUT的FPGA结构。

图1.3 Spartan-II 芯片内部结构如图1.3所示，Spartan-II主要包括CLBs，I/O块和可编程连线（未表示出）。

在spartan-II 中，一个CLB包括2个Slices,每个slices包括两个LUT、两个触发器和相关逻辑。