第四章 触发器

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4.2.3 主从触发器的电路结构与动作特点
(P192页)
为了提高可靠性，克服同步 RSFF的空翻现象，要求每个 CP周期输出状态只能改变1 次
主从RS触发器 主从JK触发器
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一、主从RS触发器电路结构与工作原理 P192页
状态翻转发生在 CP下降沿时刻
1、电路结构 2、大致工作原理 CP=1和CP=0
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P217页，题4.8 如图所示主从RS触发器，试画出输出波形图。
VCC SD S CP R RD S 1S Cl 1R R Q Q
1
2
3
4
5
1、在CP=1期间，S、R如果没有变化，则直接按臵位/复位信号 推出； 27 2、若CP=1期间，S、R有跳变，则需要按图推结果。
二、 主从JK触发器 . 为解除约束 即使出现S R 1的情况下，Q n 1也是确定的
第四章 触发器
引言：在第二章里讲过的各种门电路虽然都有两种不 同的输出状态(高、低电平)，但都不能自行保持，因 而不具有记忆功能。
4.1 4.2 4.3 4.4
触发器概述 触发器的电路结构与动作特点 触发器的逻辑功能及其描述方法 本章小结
1
4.1 触发器概述
存储电路：1、既是组合逻辑电路的输出的 一部分，又是其输入的一部分(形成反馈通 道)； 2、内含多个触发器，因而具有记忆 功能，可以把过去的输出状态记录下来。
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二、触发器分类：
在状态变化过程中电路结构不同 1．按照电路结构不同，触发器可分为： 导致具有不同的动作特点，掌握 (1) 基本RS触发器。 这些特点对于正确使用这些触发 器非常重要 (2) 同步触发器。 (3) 主从触发器（如：RSFF、JKFF）。 (4) 边沿触发器（如：D型FF、JKFF）。
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4.2.4 边沿触发器的电路结构与动作特点(P197)
为了提高触发器的可靠性，增强抗干扰能力，总是
希望触发器的次态仅仅取决于CP信号下降沿或上升沿到
达时刻的输入信号状态。而在此之前或之后的输入状态 对触发器的次态无影响。 1、用CMOS传输门构成的边沿触发器 2、维持阻塞型边沿触发器 3、利用门电路传输延时间tpd的边沿触发器
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例：4.2.4
P195页 (三种方法)
Qn1 JQn KQn
1、主从JK触发器特性方程： 2、主从JKFF特性表： 3、由主从JK触发器结构分析：
1
2
3
4
5
6
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P197页，例：4.2.5
1、在CP=1期间，J、K如果没有 变化，则直接按臵位/复位信号推出； 2、若CP=1期间，J、K有跳变， 则需要按电路图推结果。
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大致原理：
(1)cp 1时，“主FF”按S , R翻转，“从FF”保持 ( 2)cp下降沿到达时，“主 ”保持， FF 每个cp周期，输出状态只可能 改变一次
“从”根据“主 ”的状态翻转 FF
状态翻转发生在 举例：假设当S=1、R=0、初态Q=0时？ CP下降沿时刻 25 分析CP=0、CP=1、CP↓三个过程的输出状态
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一、同步RS触发器电路结构（P189页） 置位端
复位端
输入控制门 基本RS触发器 只有同步信号CP到达，S和R才起作用
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置位端
复位端
高电平有效
② 特征方程(卡洛图分析) CP=0时，Qn+1=Qn CP=1时
Q
n 1
SRQ
n
约束条件：SR 0
注：同步RS触发器只有在CP=1 期间，触发器输出端的状态才 受到输入信号的控制。
基本RS触发器是组成其他各种功能FF的最基本单元， 也是结构最简单的FF。
6

4.2.1 基本RS触发器的电路结构与动作特点（P186页）
一、用或非门构成的基本RS触发器（P186页）
1、电路组成：由门电路组成的，它与组合逻辑电路的根本区别 在于，电路中有反馈线，即门电路的输入、输出端交叉耦合，且 为双输入双输出。
1
3
4
A
Qn1 JQn KQn AQn
1
R CP Q (低电平触发 )
n
CP下降沿触发
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电平触发方式：
如：同步RS触发器
边沿触发方式： 触发器只在CP脉冲约定的某个跳变期间(如 上升沿、下降沿)才接受信号，而在CP=0或 CP=1期间，输入信号的变化不会引起输出信号 的变化。
图形符号 用或非门构成的 基本RS触发器
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2、工作原理：
定义：Q=0，Q=1为触发器的0 状态（复位状态）； Q=1，Q=0为触发器的1 状态（置位状态）； Qn为初态；Qn+1为次态； RD ：复位端 SD ：置位端
SD ：置位端
RD ：复位端
存在冒险
两次转换才为稳态
约束条件: SDRD=0
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二、用与非门构成的基本RS触发器
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多输入端JK触发器
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三、主从结构RS、JK触发器的动作特点:
① 只有在CP=1的全部时间里输入状态始终未变的情况下，
才能采用CP下降沿到达时刻的输入状态决定触发器的次态
（也即根据S(置位端)、R(复位端)是否有效即可）；
② 当在CP=1的全部时间里，输入变量S、R(或J、K)发生过
变化时，必须根据触发器结构图进行分析，方可得出CP下降
( 2)若J 0, K 1则当CP 1时， Q n 0，“主FF”保持原态 n Q 1，“主FF”置0态 cp 后，“从” 0
cp 后，“从” 1
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置位端
复位端
S R
(3)若J K 0则当CP 1时， Q n 0 n “主FF”保持 Q 1 cp 后，“从FF”保持
1、电路组成：
置位端
复位端
图形符号
用与非门构成的基本RS触发器
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2 工作原理与逻辑功能 ① 基本RS触发器特征表
1、置位端/复位端同时输出高电平， 但逻辑上矛盾，故状态不确定。 2、而且当同时从0跳变1时，存在竞争冒险
两次转换才为稳态
置位端： 置1输入端
输入端的小圈 表示用低电平 作输入信号， 或叫低电平有效
触发器 状态输出
(包含多个触发器) 时序逻辑电路 CP
触发器 状态输入
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数字电路和数字系统不但要具有逻辑运算和分析功能，还 应具备将运算结果保存下来的功能。这里把能够存储一位二进 制数码0或1的基本逻辑器件称为触发器。(触发、保持功能) 一、触发器有三个基本性质： 1、在一定条件下，触发器可维持在两种稳定状态（0或1状 态）之一而保持不变，因此也叫双稳态触发器； 2、在一定的外加触发信号作用下，触发器可从一个稳定状态 转变到另一个稳定状态（在0与1之间可以相互转换）。 3、触发器输入信号不变或撤去后，触发器能将所存数据做长久 保存（记忆功能）。并且每个触发器只能记忆（存储）一位 二进制数码。它有两个互补的输出端Q和Q。
( 4)若J K 1则当CP 1时， 状态翻转 若Q n 0, 则“主FF”置1 n 若Q 1, 则“主FF”置0 cp 后，“从” Q n
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主从JK触发器特性方程：
Q
n 1
J
KQn
00 01 11 10
0 1
Qn1 JQn KQn
（CP↓下降沿有效）
S D 和R D同时为 Q , Q 0 同为 1
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例：分析基本RS触发器电压波形图
1、均为低电平； 2、同时向高电平跳变
次态不确定
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例:P216页 题4.4 分析一个防抖动开关电路的输出波形图
开始状态为S指向RD
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4.2.2 同步RS触发器的电路结构与动作特点(P189页)
前节所介绍的基本RS触发器的翻转过程直接由输 入信号控制，而工程实际中，为协调各部分的动作， 常常要求某些触发器按要求在同一时刻进行动作。 为此，必须引入同步信号，使得这些触发器只有 在同步脉冲信号到达时才能按照输入信号改变。通常 把这个同步信号叫做时钟脉冲，用CP表示。 这种受时钟信号控制的触发器称为时钟触发器， 以区别于像基本RS触发器那样的可以直接臵位和复位 的触发器。
J相当于S K相当于R
S R
J
K
CP
Q’ S
Q
主
R
Q’
从
Q
1、将Q和Q端作为一对附 加控制信号接回输入端； 2、为了与主从RSFF在逻 辑功能上区别，以J、K表 示两个信号输入端。 28
S
R
(1)若J 1, K 0则当CP 1时， Q n 0“主FF”置1态 , n Q 1，“主FF”保持原态
沿到达时刻的触发器输出的次态。
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例：P219页，题4.17 在图P4.17 的主从JK触发器电路中，CP和 A的电压波形如图所示，试画出Q端对应的电压波形。初始状态 为Q=0。(注意考察CP=1期间A的变化情况！)
CP先变高(此刻Q仍为1，使得异步复位端臵零)。 导致Q接着臵零，且异步复位端失效
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三、同步RS触发器异步臵位/复位功能
在使用同步RS触发器时，有时还需要在CP信号到来之前将触发 器预臵成指定状态，因此还需要设臵异步臵位/复位输入端 （异步置位端：低电平有效） 比如 0 1 异步置1态 0 1 0
1 （异步复位端：低电平有效）
注意：用异步臵位信号将触发器臵位或复位必须在 CP＝0的状态下进行。(正常工作时，异步臵位/复位输 19 入端均为高电平，即处于失效状态)
三、触发器功能的分析方法
记住
1. 特性表——由真值表得来； 2. 特性方程； 3. 电压波形图； 4. 状态转换图。
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4.2 触发器的电路结构与动作特点 P186页