EDA技术实用教程(潘松第5版)第3章-VHDL设计初步

库—STD库
VHDL定义了两个标准程序包，即STANDARD和 TEXTIO（文件输入/输出）程序包，它们都收入在 STD库中，可随时调用。由于STD库符合VHDL语言 标准，在应用中不必用打开库语句。即
LIBRARY

STD；
STD.STANDARD.ALL
是不必要的。
库— WORK库
WORK库是用户的VHDL设计的现行工作库，用 于存放用户设计和定义的一些设计单元和程序包。 WORK库自动满足VHDL语言标准，在实际调用中， 也不必显示预先说明，即不必在VHDL程序中明确 打开并指定。 基于VHDL所要求的WORK库的基本概念，利用 VHDL进行设计时，不允许在根目录下进行，而是 必须为此设定一个文件夹，用于保存所有此项目 的设计文件，VHDL综合器将此文件默认为WORK库。 还要注意的是，工作库并不是这个文件夹的名字， 而是一个逻辑名。综合器将指示器指向该文件夹 的路径。
库的用法
例：
LIBRARY
USE
IEEE；
IEEE.STD_LOGIC_1164.STD_ULOGIC；
USE
IEEE. STD_LOGIC_1164.RISING ＿EDGE；
表示向当前设计实体开放了IEEE. STD_LOGIC_1164程序包中的RISING＿EDGE函数， 但由于此函数要用到IEEE. STD_ULOGIC，所以在 其前面加了一条USE语句，开放同一程序包中的这 一数据类型。
设计实体
结构体 (Architecture) (P62)
结构体用于描述设计实体的内部结构和实
体端口间的逻辑关系，在电路上相当于器件的内
部电路结构。结构体由信号声明部分和功能描述
语句部分组成。信号声明部分用于结构体内部使
用的信号名称及信号类型的声明；功能描述部分 用来描述实体的逻辑行为。
结构体语句格式为：
第三章 VHDL设计初步
§3.1 §3.2
VHDL程序基本结构 VHDL文字规则
§3.3
§3.4 §3.5 §3.6
VHDL的数据类型
VHDL的数据对象 VHDL的操作符 设计实例
§3.1 VHDL程序基本结构
库（Library）、程序包（Package）
实体（Entity）
结构体（Architecture）
VHDL程序包(P343)
为使已定义的常数、数据类型、元件调用、说 明及子程序能被其他的设计实体访问和共享，可 以将它们收集在一个VHDL程序包中。多个程序包 可以并入一个库。 程序包主要由以下四种基本结构组成，一个 程序至少应包含以下结构中的一种： 常数说明 VHDL数据类型说明：主要用于在整个设计中 通用的数据类型。 元件定义：主要规定在VHDL设计中例化的文 件接口界面。 子程序：并入程序包的子程序有利于在设计 中任一处进行方便地调用。
文件取名和存盘
(P65) 在保存文件前，每个VHDL设计程序都 必须赋给一个正确的文件名。一般，程序文 件名可以由设计者任意给定，但具体取名最 好与文件实体名相同；文件后缀扩展名必须 是.VHD。
§3.2 VHDL的文字规则
数字 字符串 标识符 下标名
P65、P346
数字 (P346)
程序包体将包括在程序包首中已定义的子程序的子程序体中。程 序包体说明部分的组成内容可以是USE语句（即允许对其他程序包的 调用）、子程序定义、子程序体、数据类型说明子类型说明和常数说 明等。 常用的预定义的程序包有： STD_LOGIC_1164程序包：最常用的程序包，是IEEE的标准程序 包。其中最常用的两个数据类型是：STD_LOGIC和 STD_LOGIC_VECTOR。 STD_LOGIC_ARITH 程序包：在STD_LOGIC_1164上扩展了三个数 据类型：UNSIGNED、SIGNED和SMALL_INT STD_LOGIC_UNSIGNED和STD_LOGIC_SIGNED程序包：Synopsys公 司的程序包，都预先编译在IEEE库中。这些程序包重载了可用 于INTEGER型及STD_LOGIC和STD_LOGIC_VECTOR型混合运算的运 算符，并定义了STD_LOGIC_VECTOR型到INTEGER型的转换函数。
整数：都是十进制的数，如：
5，156E2（=15600），45_234_287(=45234287) 实数：带有小数点的十进制数，如： 1.335，88_670.46，44.99E-2(=0.4499) 物理量文字
定义程序包的一般语句结构如下：
PACKAGE 程序包名 IS －－程序包首 程序包首说明部分 END 程序包名； PACKAGE 程序包名 IS 程序包体说明部分及包体内容 －－程序包体 END 程序包名； 程序包的结构由程序包的说明部分（即程序 包首）和程序包的内容（即程序包体）两部分组成。 程序包首可独立定义和使用。其中的说明有数据类 型说明、信号说明、子程序说明及元件说明等。在 程序包结构中，程序包体并不是必需的；一个完整 的程序包中，程序包首名与程序包体名是同一个名 字。
库的用法
在VHDL语言中，库的说明语句总是放在实体单元前面。 库语句一般与USE语句同用。库语句关键词LIBRARY 指明所用的库名；USE语句指明库中的程序包。一旦 说明了库和程序包，整个设计实体都可以进入访问和 调用。 USE语句的使用有两种常用格式： USE 库名.程序包名.项目；－－向设计实体开 放指定库中的特定程序包内所选定的项目 USE 库名.程序包名.ALL－－表示向设计实体开 放指定库中的特定程序包内所有内容。此处使用了关 键词ALL，代表程序包中所有资源。
配置（Configuration）
VHDL程序基本结构：
库、程序包 实体（Entity） 结构体 （Architecture） 进程或其它 并行结构
配置（Configuration）
库
库、程序包是IEEE规定的语法标准。根据 语法规则，在VHDL程序中使用的文字、数据对 象、数据类型都需要预先定义。为方便用VHDL 编程，IEEE将预定义的数据类型、元件调用声 明及一些常用子程序收集在一起，形成程序包， 供VHDL设计实体共享和调用。若干个程序包则 形成库。 常用的库有IEEE库、STD库、WORK库及 VITAL库。 (P64、P340第13章)
ARCHITECTURE BEGIN [功能描述语句] END ARCHITECTURE 结构体名； 信号声明语句也称为说明语句，包括在结构体中 需要说明和定义的数据对象、数据类型、元件调用声 明等等。它并非必须的。 功能描述语句在结构本中必须给出相应的电路功 能描述语句。 结构体名 OF 实体名 IS
库—IEEE库
IEEE库是VHDL设计中最常用的库，它包含有 IEEE标准的程序包和其他一些支持工业标准的程序 包。IEEE库中的标准程序包主要有： STD_LOGIC_1164、NUMERIC_BIT和NUMERIC_STD程序 包。其中STD_LOGIC_1164是最重要且最常用的程序 包。 此外，还有些程序包虽非IEEE标准，但已成为 工业标准，从而加入到IEEE库中。最常用的是 Synopsys公司的STD_LOGIC_ARITH、 STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED。 一般，基于FPGA/CPLD的开发，IEEE库中的四 个程序包STD_LOGIC_1164、 STD_LOGIC_ARITH、 STD_LOGIC_SIGNED和STD_LOGIC_UNSIGNED已经够用。
inout 和 buffer 的区别
【例3-1】P58
实体名 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a IS 端口名 PORT (a, b: IN BIT; 端口模式 s: IN BIT; 实体 端口 y: OUT BIT); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s) BEGIN IF (s=‘1’) THEN y<=a; ELSE y<=b; END IF; END PROCESS; END ARCHITECTURE one;
如：
GENERIC (m: TIME:=1.0ns); 声明m是一个值为1.0ns的时间参数
实体(Entity)—端口说明语句（P60）
端口声明是描述器件的外部接口信号的声明，相
当于器件的引脚声明，端口声明语句格式为：
PORT (端口名{, 端口名}:端口模式 数据类型名)； … 端口名{, 端口名}:端口模式 数据类型名)； 端口模式包括： IN—输入； OUT—输出； INOUT—双向，既可以用于输入出可用于输出； BUFFER—具有读功能的输出。 BUFFER功能与INOUT类似，区别在于当需要输入数 据时，只允许内部回读输出的信号，即反馈，该信号由 内部产生。
[GENERIC (类属表);]
[PORT (端口表);] END 实体名；
实体(Entity)—参数传递说明语句(P82)
参数传递说明语句(类属参数声明)必须放在端 口声明之前。用于指定矢量位数、器件延迟时 间等参数。其格式为：
GENERIC([ 常数名 : 数据类型 [ : 设定值 ] { ;常数名 : 数据类型 [ : 设定 值 ] } ) ;
[信号声明语句]；
【例3-1】P64
ENTITY mux21a IS PORT (a, b: IN BIT; s: IN BIT; y: OUT BIT); 结构体名 END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s) BEGIN 结构体 IF (s=‘1’) THEN y<=a; ELSE y<=b; END IF; END PROCESS; END ARCHITECTURE one;