eda实验3答案-3-8译码器
EDA设计38译码器
E D A设计38译码器-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN班级：通信13-3班姓名：王亚飞学号： 18 指导教师：成绩：电子与信息工程学院信息与通信工程系摘要EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。
而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。
随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当中，在日常生活中译码器起着不可忽视的作用。
本设计就是运用VHDL语言设计的3-8译码器。
3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。
关键词：EDA；3-8译码器1实验目的1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
2实验背景VHDL的简介VHDL语言是一种用于电路设计的高级语言。
它在80年代的后期出现。
最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。
但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准（IEEE STD 1076-1987）。
1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。
目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。
VHDL 的英文全写是：VHSIC（Very High eed Integrated Circuit）Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。
三八译码器
实验三三-八译码器的设计（文本输入方式）[实验目的]1．学习设计一个3/8译码器，并在实验板上验证；2．学习使用VHDL语言进行逻辑设计输入；3．学习设计仿真工具的使用方法；[实验说明]通过实验一的学习同学已基本掌握了软件设计、下载测试的过程，接下来我们将采用VHDL语言设计方法实现3/8译码器的设计和下载验证。
真值表该3/8译码器除了译码输入：A、B、C以外，另加一个输入信号：ENA；ENA输入信号正常时为高电平，当ENA为低电平时，无论A、B、C输入信号为何值，输出Y0…Y7均为高电平“1”。
电路逻辑功能实现后，可将该逻辑功能下载到FPGA中。
注意选择：输入信号线4根(接拨码开关)、输出线8根（接发光二极管指示灯）；测试时根据输入信号的变化观察输出信号的改变。
[实验要求]1用VHDL语言实现3/8译码器2设计仿真文件，进行软件验证3通过下载线下载到实验板上进行验证[实验报告要求]1写出VHDL编程语言源文件2给出软件仿真和硬件测试结果3通过下载线下载到实验板上进行验证4写出学习总结library IEEE;use IEEE.std_logic_1164.all;entity seg38 isport (data_in : in std_logic_vector (2 downto 0);ENA : in std_logic;data_out : out std_logic_vector (7 downto 0) );end entity;architecture seg38_arch of seg38 isbeginprocess(data_in, ENA)beginif ENA='1' thencase data_in iswhen "000" => data_out <= "11111110"; -- 0when "001" => data_out <= "11111101"; -- 1when "010" => data_out <= "11111011"; -- 2when "011" => data_out <= "11110111"; -- 3when "100" => data_out <= "11101111"; -- 4when "101" => data_out <= "11011111"; -- 5when "110" => data_out <= "10111111"; -- 6when "111" => data_out <= "01111111"; -- 7when others => NULL;end case;end if;end process;end architecture;管脚说明：ABC 分别对应data_2,1,0,锁定为：29，30，31 输出Y0-Y7非别对应data_out0-7,锁定为：灯1到8实验五BCD/七段显示译码器实验（文本输入方式）[实验目的]1．学习设计一个BCD/七段显示译码器，并在实验板上验证；2．掌握使用VHDL语言进行逻辑设计输入；3．掌握设计仿真工具的使用方法；[实验说明]，C，D、ENA共5根，信号ENA的功能与3/8译码器功能相同，7段译码器的逻辑表同学自行设计，要求实现功能为：输入“0…15 ”（二进制），输出“0…9…F ”（显示数码），输出结果应在数码管上显示出来。
实验三 3—8译码器
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1．实验现象与结果
（1）利用multisim仿真验证3/8译码器
（2）借助指示灯或万用表观测Q0-Q7的状态，记入表5-1中。
图5-2
2、 用两片74LS138组成4-16线译码器
按图5-3接线，利用开关改变输入D0-D3的状态。
图5-3
3．实验设备及材料
1.SAC-DS4数字逻辑电路实验箱1个
2.万用表 1块
3.74LS138 3-8线译码器2片
4.74LS40 双四输入与非门1片
4．实验方法步骤及注意事项
1）根据表5-1，利用开关设置S1、S2、S3、及A2、A1、A0的状态，借助指示灯或万用表观测Q0-Q7的状态，记入表5-1中。
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EDA实验：3-8译码器的设计
组合逻辑３-８译码器的设计一、实验目的：1、掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步掌握Max+PlusII软件的基本操作与应用。
4、初步了解可编程器件的设计全过程。
二、实验步骤：（一）设计输入：１、软件的启动：单击“开始”进入“程序”选中“Max+PlusII 10.1 BASELINE”，打开“”MaxplusII软件，如图4.1-1所示。
图4.1-1２、启动File\New菜单，弹出设计输入选择窗口，如图4.1-2所示：图4.1-2３、选择Graphic Editor File ，单击OK ，打开原理图编辑器，进入原理图设计输入电路编辑状态，如图4.1-3所示：４、设计输入1）放置一个器件在原理图上a 、在原理图的空白处双击鼠标右键，出现图4.1-4：图4.1-3图4.1-4b 、在光标处输入元件名称（如：input ，output ，and2，and3，nand2，or2，not ，xor ，dff 等）或用鼠标点击库元件，按下OK 即可。
c 、如果安放相同的元件，只要按住Ctrl 键，同时用鼠标按左键拖动该元件复制即可。
d 、一个完整的电路包括：输入端口input 、电路元件集合、输出端口output 。
e 、图4.1-5为３-８译码器元件安放结果。
２）添加连线到器件的引脚上：把鼠标移到元件引脚附近，则鼠标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。
３-８译码器原理图连线后如图4.1-6所示。
图4.1-5图4.1-6３）标记输入／输出端口属性分别双击输入端口的“PINNAME ”，当变成黑色时，即可输入标记符并回车确认；输出端口标记方法类似。
本译码器的三输入端分别标记为：A 、B 、C ；其八输出端分别为：D0、D1、D2、D3、D4、D5、D6、D7。
如图4.1-7所示。
４）保存原理图单击保存按钮图表，对于新建文件，出现类似文件管理器图框，请选择保存路径/文件名称保存原理图，原理图的扩展名为.gdf ，本实验中取名为test1.gdf 。
组合逻辑3-8译码器的设计实验报告
计算机科学与信息技术学院
实验报告
学号：姓名：班级：
课程名称：EDA设计SOPC技术实验名称：组合逻辑3-8译码器的设计实验性质：○1综合性实验○2设计性试验○3验证性试验试验时间：实验地点：
本实验所用的设备：
实验报告：（包括：目的、方法、原理、结果或实验小结）。
一、实验目的
1、通过3—8译码器的设计，掌握组合逻辑电路的设计方法；
2、掌握组合逻辑电路的静态测试方法；
3、初步了解可编程器件设计的全过程。
二、实验步骤
1、打开QuartusII软件，建立工程，选择FPGA器件，如图所示:
2、设计输入及管脚分配如图所示：
3、连接实物图并对工程进行编译、下载，功能仿真结果如图所示：
三、实验小结
任课教师评语：
教师签字：年月日注：每学期至少又一次设计性试验。
每学期结束请任课教师按时按量统一交到教学秘书处。
实验三 3-8译码器的设计
实验三3-8译码器的设计
一．实验目的：
1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
二、设计要求
设计一个3—8译码器使其满足如下真值表：
1.采用原理图输入法利用门电路进行设计并实现仿真、下载。
2.利用VHDL语言输入进行设计并进行仿真。
三、预习要求：
1.熟悉3-8译码器原理
2.根据原理绘制原理图。
3.初步写出VHDL语言程序。
四、实验记录
1.原理图及源程序。
2.仿真波形。
（两种方法）
3.延时分析。
（两种方法）。
EDA 3-8译码器的设计
《EDA技术》课程实验报告学生姓名：**所在班级：**指导教师：** 老师记分及评价：报告满分3分得分一、实验名称实验4：3-8译码器的设计二、任务及要求【基本部分】1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成3-8译码器的设计并进行时序仿真。
2、设计完成后生成一个元件，以供更高层次的设计调用。
3、实验箱上进行验证。
【发挥部分】设计4-16译码器，完成仿真并封装成一个元件；新建原理图，调用一片74161和所设计的4-16译码器，完成具有16种花样的循环LED灯控制器的设计，并在实验箱上进行验证。
三、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decode38 isport(abc:in std_logic_vector(2 downto 0);y:out std_logic_vector(7 downto 0));end;architecture one of decode38 isbeginprocess(abc)begincase abc iswhen"000" => y<="00000001";when"001" => y<="00000010";when"010" => y<="00000100";when"011" => y<="00001000";when"100" => y<="00010000";when"101" => y<="00100000";when"110" => y<="01000000";when"111" => y<="10000000";when others => y<="00000000";end case;end process;end;四、仿真及结果分析五、硬件验证1、引脚锁定情况表：六、小结通过本次实验，提高了自己独立思考问题、自己动手操作的能力，让我们对QuartusII 软件的操作更加了解。
(2011.5.1)实验一 3-8译码器
(2011.5.1)（3－8译码器）MAXPLUSII QUARTUSII入门实验一、实验目的通过一个简单的3—8译码器的设计,让学生初步了解CPLD设计的全过程和相关软件的使用。
二、实验设备ZYE1502C型实验箱三、内容要求三个输入接拨位开关，八个输出接发光二极管，设计部分采用VHDL语言完成。
3-8译四、实验步骤（以下各个实验步骤均相同，可省略）1、输入；2、编译；3、仿真；4、下载；5、连线。
（1）3个拨位开关连接A、B、C信号所对应的管脚，8个输出信号顺序连接8个LED灯；（2）依次变更A、B、C输入，观测输出LED的变化。
五、实验报告1、论述实验过程和步骤；2、填写正确的实验结果。
六、实验小结。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY demultiplexer ISPORT ( en, a, b, c: IN STD_LOGIC;y0, y1, y2, y3, y4, y5, y6, y7: OUT STD_LOGIC );END ENTITY demultiplexer;ARCHITECTURE fh1 OF demultiplexer ISSIGNAL X : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINX <= en & A & B & C ;--并置敏感信号PROCESS (X) BEGINCASE X ISWHEN "1000" => Y0<='1' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1001" => Y0<='0' ; Y1<='1' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1010" => Y0<='0' ; Y1<='0' ; Y2<='1' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1011" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='1' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1100" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='1' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1101" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='1' ; Y6<='0' ; Y7<='0' ;WHEN "1110" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='1' ; Y7<='0' ;WHEN "1111" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='1' ;WHEN OTHERS => Y0<='1' ; Y1<='1' ; Y2<='1' ; Y3<='1' ; Y4<='1' ; Y5<='1' ; Y6<='1' ; Y7<='1' ;END CASE;END PROCESS;END ARCHITECTURE fh1;。
EDA课程设计-3-8译码器
第一章绪论1.1 EDA技术介绍EDA（Electronic Design Automation）技术是现代电子工程领域的一门新技术。
基于可编程逻辑器件的数字系统EDA技术可以简单概括为以大规模可编程逻辑器件为设计载体，通过硬件描述语言输入给相应开发软件，经过编译和仿真，最终下载到设计载体中，从而实现系统电路。
在数字系统中，能将二进制代码翻译成所表示信息的电路称为译码器。
译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
而常用的译码器有二进制译码器，二—十进制译码器和显示译码器。
译码器可分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n 个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
本次课程设计的题目为3-8译码器。
要求用掌握3-8译码器的构成、原理与设计方法；熟悉quartus60软件的使用方法；能用VHDL语言设计3-8译码器电路；并仿真出3—8译码器的功能。
第二章 3—8译码器2.1 3—8译码器介绍译码器属于组合逻辑电路，它的逻辑功能是将二进制代码按其编码时的原意译成对应的输出高、底电平信号，又叫解码器。
在数字电子技术中，它具有非常重要的地位，应用也很广泛。
它除了常为其它集成电路产生片选信号之外，还可以作为数据分配器、函数发生器用，而且在组合逻辑电路设计中它可替代繁多的逻辑门，简化设计电路。
这次我们运用的3 线－8 线译码器就是一个典型例子。
38译码器为3 线－8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，其主要电特性的典型值如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。
3-8译码器的实现(综合实验)
广东海洋大学学生实验报告书（学生用表）实验名称3-8译码器的实现(综合实验)课程名称EDA 课程号学院(系) 信息学院专业电子信息工程班级1083学生姓名蒙传剑学号200811611323 实验地点钟海楼04017 实验日期2011年4月实验八、3-8译码器的实现(综合实验)一、实验目的：学会用VHDL去实现3-8译码器的实现(综合实验)。
二、实验设备：友晶公司的DE2板。
FPGA核心芯片为EP2C35F672C6。
三、实验内容：实现功能：在DE2板上面用三个开关作为地址的输入，一个开关作为选通使能端，用LEDR中的8位作为输出（低电平有效）四. 实验程序library ieee;use ieee.std_logic_1164.all;entity xie8 isport( en:in std_logic;a: in std_logic_vector(2 downto 0);y:out std_logic_vector(7 downto 0));end xie8;architecture behavioral of xie8 isbeginprocess(en,a)beginif (en='1') thencase a iswhen "000"=> y<="11111110";when "001"=> y<="11111101";when "010"=> y<="11111011";when "011"=> y<="11110110";when "100"=> y<="11101110";when "101"=> y<="11011110";when "110"=> y<="10111110";when "111"=> y<="01111110";when others =>null;end case;GDOU-B-11-112end if;end process;end behavioral;五..实验结果：1、仿真后的RTL图如下：2、仿真的波形图如下：六、心得体会在实验过程中我受易非浅：它让我深刻体会到实验前的理论知识准备，也就是要事前了解将要做的实验的有关质料，如：实验要求，实验内容，实验步骤，最重要的是要记录什么数据和怎样做数据处理，等等。
3-8译码器
实验二3-8译码器一、实验目的：1、通过一个3-8译码器的设计，巩固ISE软件的应用。
2、掌握ISE软件的综合与设计实现流程。
3、掌握设计约束的输入方法。
4、掌握组合逻辑电路的时序仿真方法。
二、实验步骤：1、启动ISE集成开发环境，新建一个工程。
2、为工程添加设计源文件。
3、对源文件进行语法检查，并改正错误之处。
4、对设计进行综合、翻译与映射。
5、创建UCF文件，添加I/O约束，锁定引脚。
6、对设计进行布局布线，生成布局布线后仿真模型。
7、输入测试基准波形文件。
8、进行时序仿真，修改设计中的错误，记录仿真结果。
三、实验报告1、写出3-8译码器的VHDL源程序。
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity decoder38 isport(g1,g2a,g2b:in std_logic;a,b,c:in std_logic;y:out std_logic_vector(7 downto 0));end decoder38;architecture Behavioral of decoder38 isbeginprocess(g1,g2a,g2b,a,b,c)variable temp:std_logic_vector(2 downto 0);begintemp:=g1&g2a&g2b;if temp="100"thentemp:=c&b&a;case temp iswhen "000" =>y <=b"11111110";when "001" =>y <=b"11111101";when "010" =>y <=b"11111011";when "011" =>y <=b"11110111";when "100" =>y <=b"11101111";when "101" =>y <=b"11011111";when "110" =>y <=b"10111111";when "111" =>y <=b"01111111";when others =>y<=(others =>'1');end case;elsey<=(others=>'1');end if;end process;end Behavioral;2、画出3-8译码器的测试基准波形文件，并画出3-8译码器正确的输出波形。
3-8译码器实验报告
姓名: 桑贤超班级: 文自112-2班学号:201190519234 试验: 3-8译码器实验报告日期:2012.11.01 指导老师: 徐洪霞
一、实验报告的名称: 3-8译码器
二、本次实验的目的:
1.掌握译码器的测试方法。
2.掌握用译码器构成组合电路的方法。
3.了解中规模集成译码器的管脚分布，掌握其逻辑功能
三、设计过程:
1.工程编译源：功能编译和实际编译。
2.功能仿真：将功能编译后的结果进行仿真。
3.后仿真过程：将实际编译及我国仿真。
4.引脚锁定:将个信号按要求分配到相应引脚.
5.物理实现：将结果下载到所悬着的器件中
四、画出实验原理图,标明引脚连线,画出防真波形图,注明引脚.
五、实验总结,主要包括实验中所犯错误,怎样改正等
1.在文件名必须与VHDL文件中的设计实体名保持一致。
2.在设置引脚时，一定要看电路板，以及电路图，找对各个输入输出接口对应的芯片引脚。
初识EDA--3三八译码器(上)
双击OK按钮，完成设置，回到图5-25所示的Insert Node or Bus对话框，双击OK按钮，所有的输入、输出端口将会在端口名 列表区内显示出来，如图5-27所示。
5-27 在波形编辑器中加入端口
4）编辑输入端口波形，即指定输入端口的逻辑电平变化，在如图
5-11 保存设计文件对话框
3、对设计文件进行编译 QUARTUSII编译器窗口包含了对设计文件处理的全过程。在
QUARTUSII软件中选择Tool>Compiler Tool菜单项，则出现 QUARTUSII的编译器窗口，如图5-12所示，图中标明了全编译过 程各个模块的功能。
5-12 QUARTUSII编译器窗口
实验步骤
下面将通过这个实验，向读者介绍QUARTUSII的项目文件的生 成、编译、管脚分配以及时序仿真等的操作过程。
1、建立工程文件
1)选择开始>程序>Altera>QuartusII5.1，运行QUARTUSII软 件。或者双击桌面上的QUARTUSII的图标运行QUARTUSII软件， 出现如图5-1所示，如果是第一次打开QUARTUSII软件可能会有 其它的提示信息，使用者可以根据自己的实际情况进行设定后进入 图5-1所示界面。
5-13 全编译成功界面
4、对设计文件进行仿真
1）创建一个仿真波形文件，选择QUARTUSII软件File>New，进行新建文件 对话框。如图5-23所示。选取对话框的Other File标签页，从中选取Vector Waveform File，点击OK按钮，则打开了一个空的波形编辑器窗口，如图5-24 所示，并对该文件进行保存，保存方式参见图5-11。
5-9 Symbol对话框
eda数字电路实验引脚分配
实验一组合逻辑3-8译码器设计引脚分配
实验二半加器引脚分配
实验三全加器引脚分配
实验四全减器引脚分配
实验五数据比较器引脚分配
实验六多路数据选择器引脚分配
实验七编码器引脚分配
实验八译码器引脚分配
实验九组合逻辑电路的设计（1）引脚分配
实验九组合逻辑电路的设计（2）引脚分配
实验九组合逻辑电路的设计（3）引脚分配
实验十奇偶校验引脚分配
实验十一计数器引脚分配（1）
实验十一计数器引脚分配（2）
实验十二数字钟引脚分配
实验十三秒表设计实验引脚分配
实验十四交通灯实验引脚分配。
方案一3-8译码器[试题]
![方案一3-8译码器[试题]](https://img.taocdn.com/s3/m/066efa433d1ec5da50e2524de518964bcf84d22b.png)
译码器和编码器译码器(Decoder)和编码器(Encoder)是数字系统中广泛使用的多输入多输出组合逻辑部件。
一. 译码器译码器的功能是对具有特定含义的输入代码进行"翻译"，将其转换成相应的输出信号。
译码器的种类很多，常见的有二进制译码器、二-十进制译码器和数字显示译码器。
1．二进制译码器(1) 定义二进制译码器:能将n个输入变量变换成2n个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。
(2) 特点●二进制译码器一般具有n个输入端、2n个输出端和一个(或多个)使能输入端。
●在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平(与有效电平相反)。
●有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码)。
(3) 典型芯片常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。
图7.7(a)、(b)所示分别是T4138型3-8线译码器的管脚排列图和逻辑符号。
图7.7 T4138译码器的管脚排列图和逻辑符图中， A2、A1、A0 ------ 输入端；Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7------- 输出端；S1,S2,S3 -------- 使能端，作用是禁止或选通译码器。
该译码器真值表如表7.1所示。
表7.1 T4138译码器真值表由真值表可知，当s1=1,s2+s3=0 时，无论A2、A1和A0取何值，输出Y0、…、Y7中有且仅有一个为0(低电平有效)，其余都是1。
2 .二-十进制译码器二-十进制译码器的功能:将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信号。
例如，常用芯片T331是一个将8421码转换成十进制数字的译码器，其输入A3～A0为8421码，输出Y0～Y9分别代表十进制数字0～9。
EDA实验报告三(3-8译码器的设计)
实验三：3-8译码器的设计一、实验目的1、学习Quartus II 7.2软件设计平台。
2、了解EDA的设计过程。
3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。
4、学习和掌握3-8译码器的工作和设计原理。
5、初步掌握该实验的软件仿真过程。
二、实验仪器PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。
三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。
2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。
3、文本输入，在文本中输入如下程序代码：library ieee;use ieee.std_logic_1164.all;entity variable_decoder isport(A:in STD_LOGIC;B:in STD_LOGIC;C:in STD_LOGIC;Y:out STD_LOGIC_VECTOR(7 downto 0));end variable_decoder;architecture rtl of variable_decoder isbeginprocess(A,B,C)variable COMB:std_logic_vector(2 downto 0);beginCOMB:=C&B&A;case COMB iswhen "000"=>Y<="11111110";when "001"=>Y<="11111101";when "010"=>Y<="11111011";when "011"=>Y<="11110111";when "100"=>Y<="11101111";when "101"=>Y<="11011111";when "110"=>Y<="10111111";when "111"=>Y<="01111111";when others=>Y<="XXXXXXXX";end case;end process;end rtl;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。