异步先进先出队列设计

异步先进先出队列设计
FIFO（FIRST IN FIRST OUT）即先进先出的队列，其结构图如下图所示。

DIN W_EN DOUT EMPTY FULL
在具体实现FIFO时，数据存储的部分是采用简单双端口模式操作的，一个端口只写数据而另一个端口只读数据，另外在RAM周围加一些控制电路来输出指示信息。

FIFO最重要的特征是具有满（FULL）和空（EMPTY）的指示信号，当FULL信号有效时（高电平），就不能再往FIFO中写入数据，否则会造成数据丢失；当EMPTY信号有效时（高电平），就不能从FIFO中读取数据，此时输出端口处于高阻态。

实验步骤
1．打开ISE软件创建一个新的工程。

2．用IP核生成器建立FIFO的核，选择下列的配置参数。

（1）在READ/WRITE CLOCK DOMAINS域中，选中Independent clock(RD_CLK,WR_CLK)
（2）在DATA PORT PARAMEMTERS中选择WRITE WIDTH-16，WRITE DEPTH-32，READ WIDTH-16。

（3）其余参数按默认配置即可。

3．生成设计的顶层模块，并在该文件中加入所生成的FIFO的例化模板。

4．对设计进行检查，并用VHDL语言生成顶层测试文件。

5．调用ISE仿真器进行行为仿真，观察仿真结果。

波形文件如下：
设计代码
1.FIFO设计代码
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity top is
port(
din : IN std_logic_VECTOR(15 downto 0);
rd_clk : IN std_logic;
rd_en : IN std_logic;
rst : IN std_logic;
wr_clk : IN std_logic;
wr_en : IN std_logic;
dout : OUT std_logic_VECTOR(15 downto 0);
empty : OUT std_logic;
full : OUT std_logic
);
end top;
architecture Behavioral of top is
component fifo1
port (
din : IN std_logic_VECTOR(15 downto 0);
rd_clk : IN std_logic;
rd_en : IN std_logic;
rst : IN std_logic;
wr_clk : IN std_logic;
wr_en : IN std_logic;
dout : OUT std_logic_VECTOR(15 downto 0);
empty : OUT std_logic;
full : OUT std_logic
);
end component;
begin
u1 : fifo1
port map (
din => din,
rd_clk => rd_clk,
rd_en => rd_en,
rst => rst,
wr_clk => wr_clk,
wr_en => wr_en,
dout => dout,
empty => empty,
full => full
);
end Behavioral;
2.VHDL测试代码
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.all;
USE ieee.numeric_std.ALL;
ENTITY test_vhd IS
END test_vhd;
ARCHITECTURE behavior OF test_vhd IS
-- Component Declaration for the Unit Under Test (UUT)
COMPONENT top
PORT(
din : IN std_logic_vector(15 downto 0);
rd_clk : IN std_logic;
rd_en : IN std_logic;
rst : IN std_logic;
wr_clk : IN std_logic;
wr_en : IN std_logic;
dout : OUT std_logic_vector(15 downto 0);
empty : OUT std_logic;
full : OUT std_logic
);
END COMPONENT;
--Inputs
SIGNAL rd_clk : std_logic := '0';
SIGNAL rd_en : std_logic := '0';
SIGNAL rst : std_logic := '0';
SIGNAL wr_clk : std_logic := '0';
SIGNAL wr_en : std_logic := '0';
SIGNAL din : std_logic_vector(15 downto 0) := (others=>'0');
--Outputs
SIGNAL dout : std_logic_vector(15 downto 0);
SIGNAL empty : std_logic;
SIGNAL full : std_logic;
BEGIN
-- Instantiate the Unit Under Test (UUT)
uut: top PORT MAP(
din => din,
rd_clk => rd_clk,
rd_en => rd_en,
rst => rst,
wr_clk => wr_clk,
wr_en => wr_en,
dout => dout,
empty => empty,
full => full
);
tb1 : PROCESS BEGIN
rd_clk<='0';
wait for 10 ns;
rd_clk<='1';
wait for 10 ns; END PROCESS;
tb2 : PROCESS BEGIN
wr_clk<='0';
wait for 20 ns;
wr_clk<='1';
wait for 20 ns; END PROCESS;
tb3 : PROCESS BEGIN
rst<='1';
wait for 20 ns;
rst<='0';
wait for 1 ms; END PROCESS;
tb4 : PROCESS BEGIN
wr_en<='0';
wait for 95 ns;
wr_en<='1';
wait for 1285 ns;
wr_en<='0';
wait for 1 ms; END PROCESS;
tb5 : PROCESS
variable j : std_logic_vector(15 downto 0);
BEGIN
j:=x"0000";
din<=x"0000";
wait for 95 ns;
for i in 0 to 31 loop
din<=j;
j:=j+1;
wait for 40 ns;
end loop;
wait for 1 ms;
END PROCESS;
tb6 : PROCESS
BEGIN
rd_en<='0';
wait for 1600 ns;
rd_en<='1';
wait for 1880 ns;
END PROCESS;
END;。