山东大学电子设计自动化试卷4

第4页共5页
4.已知一个简单的波形发生器的数字部分系统框图如下图所示：
图中DOWNCNT、MYROM都是在MAX+PlusII中使用MegaWizard调用的LPM模块，其VHDL描述中Entity部分分别如下：
ENTITY DOWNCNT IS
PORT
(
clock: IN STD_LOGIC ;
q: OUT STD_LOGIC_VECTOR (5 DOWNTO 0)
);
END DOWNCNT;
ENTITY myrom IS
PORT
(
address: IN STD_LOGIC_VECTOR (5 DOWNTO 0);
q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
);
END myrom;
试用VHDL描述该系统的顶层设计（使用例化语句）。
第5页共5页
FULL <= '0'; --且输出溢出标志信号FULL为低电平
END IF;
END IF;
END PROCESS P_REG;
P_DIV: PROCESS(____________)
VARIABLE CNT2 : STD_LOGIC;
BEGIN
IF FULL'EVENT AND FULL = '1' THEN
16ELSE IF CLK'EVENT AND CLK = '1' THEN
17TMP <= TMP + 1;
18END IF;
19END PROCESS;
20OUTLED:PROCESS(TMP)
21BEGIN
22CASE TMP IS
23WHEN "0000" => LED7S <= "0111111" ;
02USE IEEE.STD_LOGIC_1164.ALL ;
03USE IEEE.STD_LOGIC_UNSIGNED.ALL;
04ENTITY LED7CNT IS
05PORT ( CLR: IN STD_LOGIC;
06CLK : IN STD_LOGIC;
07LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;
BEGIN
IF___________________________THEN
IF CNT8 = "11111111" THEN
CNT8____________; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8
FULL <= '1'; --同时使溢出标志信号FULL输出为高电平
ELSE CNT8___________________; --否则继续作加1计数
D.16#E#E1
10．下列EDA软件中，哪一个不具有逻辑综合功能：________。
A.Max+Plus II
B.ModelSim
C.Quartus II
D.Synplify
第1页共5页
二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）
1.LPM
2.RTL
3.UART
4.ISP
5.IEEE
A.①③⑤B.②③④
C.②⑤⑥D.①④⑥
8．下列标识符中，__________是不合法的标识符。
A. State0B. 9moonC. Not_Ack_0D. signall
9．关于VHDL中的数字，请找出以下数字中最大的一个：__________。
A.2#1111_1110#
B.8#276#
C.10#170#
34END CASE;
35END PROCESS;
36END one;
在程序中存在两处错误，试指出，并说明理由：
提示：在MAX+PlusII 10.2上编译时报出的第一条错误为：
Error:Line 15: File ***/led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”
24WHEN Leabharlann 0001" => LED7S <= "0000110" ;
25WHEN "0010" => LED7S <= "1011011" ;
26WHEN "0011" => LED7S <= "1001111" ;
27WHEN "0100" => LED7S <= "1100110" ;
28WHEN "0101" => LED7S <= "1101101" ;
第行，错误：
改正：
第行，错误：
改正：
第2页共5页
五、VHDL程序设计：（16分）
设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。
(a)用if语句。(b)用case语句。(c)用when else语句。
Library ieee;
Use ieee.std_logic_1164.all;
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
D.器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可实现________。
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
Entity mymux is
Port (sel : in std_logic_vector(1 downto 0);--选择信号输入
Ain, Bin : in std_logic_vector(1 downto 0);--数据输入
Cout : out std_logic_vector(1 downto 0) );
D: IN_________________(7 DOWNTO 0);
FOUT: OUT STD_LOGIC );
END;
ARCHITECTURE one OF____________IS
SIGNAL FULL : STD_LOGIC;
BEGIN
P_REG: PROCESS(CLK)
________________CNT8 : STD_LOGIC_VECTOR(________DOWNTO 0);
End mymux;
六、根据原理图写出相应的VHDL程序：（10分）
第3页共5页
七、综合题：（20分）
根据如下所示状态图及其状态机结构图，回答问题
1.试判断该状态机类型，并说明理由。
2.请问如何消除状态机输出信号毛刺？试列出至少两种方法，并说明理由。
3.试由b、c两图中任选一图写出其完整的VHDL程序。
4．进程中的信号赋值语句，其信号更新是_______。
A.按顺序完成；
B.比变量更快完成；
C.在进程的最后完成；
D.都不对。
5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
A.器件外部特性；
B.器件的内部功能；
C.器件的综合约束；
CNT2________________; --如果溢出标志信号FULL为高电平，D触发器输出取反
IF CNT2 = '1' THEN FOUT <= '1';
ELSEFOUT <= '0';
END IF;
END IF;
END PROCESS P_DIV;
END;
四、VHDL程序改错：（10分）
01LIBRARY IEEE ;
29WHEN "0110" => LED7S <= "1111101" ;
30WHEN "0111" => LED7S <= "0000111" ;
31WHEN "1000" => LED7S <= "1111111" ;
32WHEN "1001" => LED7S <= "1101111" ;
33WHEN OTHERS => LED7S <= (OTHERS => '0');
6.ASIC
B
三、VHDL程序填空：（10分）
LIBRARY IEEE;-- 8位分频器程序设计
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE._____________________.ALL;
ENTITY PULSE IS
PORT ( CLK: IN STD_LOGIC;
08END LED7CNT;
09ARCHITECTURE one OF LED7CNT IS
10SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);