第七章 时序逻辑电路
时序逻辑电路分类
时序逻辑电路分类介绍时序逻辑电路是一种用于处理时序信号的电路，它由逻辑门和存储元件组成。
时序逻辑电路按照其功能和结构的不同，可以分为多种类型。
本文将对时序逻辑电路的分类进行全面、详细、完整和深入的探讨。
一、根据功能分类1. 同步时序逻辑电路同步时序逻辑电路是指其数据在同一个时钟上升沿或下降沿进行传递和存储的电路。
这类电路广泛应用于计算机中的寄存器、时钟驱动器和状态机等。
同步时序逻辑电路具有可靠性高、稳定性强的特点。
2. 异步时序逻辑电路异步时序逻辑电路是指其数据不依赖时钟信号而进行传递和存储的电路。
这种电路在通信系统中常用于数据传输和处理，如异步串行通信接口（UART）。
异步时序逻辑电路具有处理速度快和实时性强的特点。
二、根据结构分类1. 寄存器寄存器是一种时序逻辑电路，用于存储和传递数据。
寄存器通常采用D触发器作为存储元件，可以实现数据的暂存和移位操作。
寄存器广泛应用于计算机的数据存储和寄存器阵列逻辑器件（RALU）等。
2. 计数器计数器是一种时序逻辑电路，用于生成特定的计数序列。
计数器可以按照时钟信号对计数进行增加或减少，并可以在达到指定计数值时触发其他操作。
计数器被广泛应用于时钟发生器、频率分频器和时序控制等电路中。
3. 时序控制器时序控制器是一种时序逻辑电路，用于控制其他电路的时序和操作。
时序控制器根据输入的控制信号和当前的状态，通过逻辑运算和状态转移进行运算和控制。
时序控制器被广泛应用于计算机的指令译码和状态机的设计中。
三、根据存储方式分类1. 同步存储器同步存储器是一种时序逻辑电路，用于存储和读取数据。
同步存储器是在时钟信号作用下进行数据存取的，并且数据的读取和写入操作都在时钟的上升沿或下降沿进行。
同步存储器主要包括静态随机存储器（SRAM）和动态随机存储器（DRAM）等。
2. 异步存储器异步存储器是一种时序逻辑电路，用于存储和读取数据。
与同步存储器不同的是，异步存储器的读取和写入操作不依赖时钟信号，而是由数据访问信号和存储器内部的同步电路进行控制。
第七章 时序逻辑电路题库
1.JK触发器可完成：保持、置0、置1、翻转四种功能。
（对）2、JK触发器只有置0、置1两种功能。
（错）3、JK触发器只有保持、翻转两种功能。
（错）4、JK触发器可完成：保持、置0、置1、计数四种功能。
（错）5、RS触发器没有不确定的输出状态。
（错）6、RS触发器有不确定的输出状态。
（对）7、仅具有保持和翻转功能的触发器是RS触发器。
（错）8、仅具有保持和翻转功能的触发器是T触发器。
（对）9、仅具有保持和翻转功能的触发器是T’触发器。
（错）10、仅具有翻转功能的触发器是T’触发器。
（对）11、同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
（对）12、同步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。
（错）13、异步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。
（对）14、异步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
（错）15、触发器在某一时刻的输出状态，不仅取决于当时输入信号的状态，还与电路的原始状态有关。
（对）16、触发器进行复位后，其两个输出端均为0.（错）17、触发器进行复位后，其两个输出端均为1.（错）18、触发器与组合电路两者都没有记忆能力。
（错）19、基本RS触发器要受时钟脉冲的控制。
（错）20、Qn+1表示触发器原来所处的状态，即现态。
（错）21、Qn表示触发器原来所处的状态，即现态。
（对）22、当CP处于下降沿时，触发器的状态一定发生翻转。
（错）23、当CP处于上升沿时，触发器的状态一定发生翻转。
（错）24、所谓单稳态触发器，只有一个稳定状态，而不具有其他的状态。
（错）25、JK触发器能够克服RS触发器存在的缺点。
（对）26、寄存器具有记忆功能，可用于暂存数据。
（对）27、74LS194可执行左移、右移、保持等几种功能。
（对）28、在异步计数器中，当时钟脉冲到达时，各触发器的翻转是同时发生的。
（错）29、可逆计数器既能作加法计数，又能作减法计数。
（对）30、 计数器计数前不需要先清零。
时序电路逻辑功能描述方式
时序电路逻辑功能描述方式时序电路是一种电子电路，其逻辑功能在不同时间点上发生变化。
在时序电路中，电路的输出不仅依赖于当前的输入信号，还依赖于过去的输入信号和电路的内部状态。
时序电路通常由触发器（Flip-Flop）和组合逻辑门组成。
触发器是一种存储元件，可以存储一个二进制位的状态。
组合逻辑门通过将触发器的输出连接起来，并根据输入信号的条件决定是否改变触发器的状态。
通过这种方式，时序电路可以实现复杂的逻辑功能。
为了描述时序电路的逻辑功能，我们可以使用状态图、状态表和状态方程等方式。
状态图（State Diagram）是时序电路的一种图形表示方法。
它通过节点和有向边来表示电路的不同状态和状态之间的转换关系。
每个节点表示一个电路的状态，每条边表示一种条件下的状态转换。
状态图可以直观地描述时序电路的逻辑功能。
状态表（State Table）是时序电路的一种表格表示方法。
它列出了电路的每个状态和每个状态下的输出。
状态表通常包括当前状态、下一个状态和输出信号等列。
状态表可以清晰地描述电路的逻辑功能，并方便进行状态迁移和输出信号的计算。
状态方程（State Equation）是时序电路的一种数学描述方法。
它通过逻辑代数或布尔代数的形式表示电路的当前状态、输入信号和输出信号之间的关系。
状态方程可以使用逻辑门的真值表或卡诺图来推导得到。
在描述时序电路的逻辑功能时，我们通常需要确定以下几个方面的内容：1.电路的输入信号：输入信号是时序电路的触发条件，决定触发器状态的改变。
输入信号可以是外部输入，如开关和按钮，也可以是其他逻辑电路的输出。
2.电路的内部状态：内部状态是触发器的状态，它存储了电路的前一时刻的信息。
内部状态可以是一个或多个触发器的组合。
3.电路的输出信号：输出信号是根据当前输入信号和内部状态计算得到的结果。
输出信号可以是一个或多个逻辑电平。
4.电路的逻辑功能：逻辑功能是指输入信号和输出信号之间的关系，在不同的状态和条件下，输出信号如何发生改变。
数字逻辑-第7章-736
电平异步时序逻辑电路
由图7 -14所示的结构模型及相应方程组可知,它具有如下特点: ➢ 电路输出和状态的改变是由输入电位的变化直接引起的,由于电平异步时 序逻辑电路可以及时地对输入信号的变化作出响应,所以工作速度较高。
➢ 电路的二次状态和激励状态仅相差一个时间延迟。即二次状态y是激励 状态Y经过Δt延迟后的“重现”,因此,y被命名为二次状态。当输入信号不 变时,激励状态与二次状态相同,即y= Y,此时电路处于稳定状态。
电平异步时序逻辑电路的分析
二、电平异步逻辑电路的分析
电平异步时序逻辑电路的分析过程的一般步骤如下： ① 根据逻辑电路图写出输出函数和激励函数表达式； ② 作出流程表; ③ 作出总态图或时间图; ④ 说明电路逻辑功能。
➢ 功能分析： 由状态图和时间图可知,该电路是一个模4加1计数器, 当
收到第 四个输入脉冲时,电路产生一个进位输出脉冲。
脉冲异步时序逻辑电路的分析
例7-2 分析图7-5所示脉冲异步时序逻辑电路
解：该电路的存储电路部分由两个 与非门构成的基本R- S触发器组成。 电路有3个输入端x1、x2和x3 ,一个 输出端Z,输出Z是状态变量的函数, 属于Moore型脉冲异步时序电路。
脉冲异步时序逻辑电路的分析
3）作出状态表和状态图
根据表7 -1所示次态真值表和输出函数 表达式可作出该电路的状态表 如右表7 -2所示
状态图 如下图7-3所示
脉冲异步时序逻辑电路的分析
3）画出时间图并说明电路逻辑功能
➢ 为了进一步描述该电路在输入脉冲作用下的状态和 输出变化 过程,可根据状态表或状态图画出该电路的时间图如图7 -4所 示。
电平异步时序逻辑电路
2.输入信号的约束
考虑到电平异步时序电路输入信号的变化将直接引起输入和状态的变化, 为了保证电路可靠地工作,对输入信号有如下两条约束：
时序逻辑电路知识要点复习
《时序逻辑电路》知识要点复习一、时序逻辑电路1、时序逻辑电路：电路的输出状态不仅与同一时刻的输入状态有关，也与电路原状态有关。
时序逻辑电路具有记忆功能。
2、时序逻辑电路分类：可分为两大类：同步时序电路与异步时序电路。
（1）同步时序电路：各触发器都受到同一时钟脉冲控制，所有触发器的状态变化都在同一时刻发生。
（2）异步时序电路：各触发器没有统一的时钟脉冲(或者没有时钟脉冲)，各触发器状态变化不在同一时刻发生。
计数器、寄存器都属于时序逻辑电路。
3、时序逻辑电路由门电路和触发器组成，触发器是构成时序逻辑电路的基本单元。
二、计数器1、计数器概述：（1）计数器：能完成计数，具有分频、定时和测量等功能的电路。
（2）计数器的组成：由触发器和门电路组成。
2、计数器的分类：按数制分：二进制计数器、十进制计数器、N 进制(任意进制)计数器；按计数方式分：加法计数器、减法计数器、可逆计数器；按时钟控制分：同步计数器、异步计数器。
3、计数器计数容量（长度或模）:计数器能够记忆输入脉冲的数目，就称为计数器的计数容量（或计数长度或计数模），用 M 表示。
3 位二进制同步加法计数器：M=23=8，n 位二进制同步加法计数器：M=2n，n 位二进制计数器需要用n个触发器。
4、二进制计数器(1)异步二进制加法计数器：如下图电路中，四个JK触发器顺次连接起来，把上一触发器的Q 端输出作为下一个触发器的时钟信号，CP0=CP CP1=QCP2=Q1CP3=Q2，J=K=1J1=K1=1 J2=K2=1 J3=K3=1Q3Q2Q1Q为计数输出，Q3为进位输出，Rd 为异步复位（清0）这样构成了四位异步二进制加计数器。
在计数前清零，Q3Q2Q1Q=0000；第一个脉冲输入后，Q3Q2Q1Q=0001；第二个脉冲输入后，Q3Q2Q1Q=0010；第三个脉冲输入后，Q3Q2Q1Q=0011，……，第15个脉冲输入后，Q3Q2Q1Q=1111，第16个脉冲输入后，Q3Q2Q1Q=0000，并向高位输出一个进位信号，当下一个脉冲来时，进入新的计数周期。
时序逻辑电路
时序逻辑电路时序逻辑电路是一种在电子数字电路领域中应用广泛的重要概念，它主要用于解决电路中的时序问题，如时钟同步问题、时序逻辑分析等。
本文将详细介绍时序逻辑电路的基础概念、工作原理以及应用。
一、时序逻辑电路的基础概念1、时序逻辑和组合逻辑的区别组合逻辑电路是一类基于组合逻辑门的电路，其输出仅取决于输入信号的当前状态，不受先前的输入状态所影响。
而时序逻辑电路的输出则受到先前输入信号状态的影响。
2、时序逻辑电路的组成时序逻辑电路通常由时钟、触发器、寄存器等组成。
时钟信号被用于同步电路中的各个部分，触发器将输入信号存储在内部状态中，并在时钟信号的作用下用来更新输出状态。
寄存器则是一种特殊类型的触发器，它能够存储多个位的数据。
3、时序逻辑电路的分类根据时序逻辑电路的时序模型，可将其分为同步和异步电路。
同步电路按照时钟信号的周期性工作，这意味着电路通过提供时钟信号来同步所有操作，而操作仅在时钟上升沿或下降沿时才能发生。
异步电路不同，它不依赖时钟信号或时钟信号的上升和下降沿，所以在一次操作完成之前，下一次操作可能已经开始了。
二、时序逻辑电路的工作原理时序逻辑电路的主要工作原理基于触发器的行为和时钟电路的同步机制。
在时序逻辑电路中使用了一些触发器来存储电路状态，待时钟信号到达时更新输出。
时钟信号提供了同步的机制，确保电路中所有部分在时钟信号到达时同时工作。
触发器的基本工作原理是将输入信号存储到内部状态中，并在时钟信号的作用下，用来更新输出状态。
时钟信号的边沿触发触发器，即在上升沿或下降沿时触发触发器状态的更新。
这意味着在更新之前，电路的状态保持不变。
三、时序逻辑电路的应用1、时序电路在计算机系统中的应用时序逻辑电路在计算机系统中有着广泛的应用。
例如，计算机中的时钟信号可用来同步处理器、主存储器和其他外设间的工作。
此外，电路中的寄存器和触发器也被用于存储和更新信息，这些信息可以是计算机程序中的指令、运算结果或其他数据。
【电工基础知识】时序逻辑电路
【电⼯基础知识】时序逻辑电路时序逻辑电路定义时序逻辑电路主要由触发器构成。
在理论中，时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输⼊，还与前⼀时刻输⼊形成的状态有关。
这跟相反，组合逻辑的输出只会跟⽬前的输⼊成⼀种函数关系。
换句话说，时序逻辑拥有储存器件（）来存储信息，⽽组合逻辑则没有。
从时序逻辑电路中，可以建出两种形式的：：输出只跟内部的状态有关。
（因为内部的状态只会在时脉触发边缘的时候改变，输出的值只会在时脉边缘有改变）：输出不只跟⽬前内部状态有关，也跟现在的输⼊有关系。
时序逻辑因此被⽤来建构某些形式的的，延迟跟储存单元，以及有限状态⾃动机。
⼤部分现实的电脑电路都是混⽤组合逻辑跟时序逻辑。
按“功能、⽤途”分为：1. 寄存器；2. 计数（分频）器；3. 顺序（序列）脉冲发⽣器；4. 顺序脉冲检测器；5. 码组变换器；寄存器定义寄存器：能够暂时存放数码、指令、运算结果的数字逻辑部件，称为寄存器。
寄存器的功能是存储，它是由具有存储功能的组合起来构成的。
⼀个触发器可以存储1位⼆进制代码，故存放n位⼆进制代码的寄存器，需⽤n个触发器来构成。
[1]按照功能的不同，可将寄存器分为基本寄存器和两⼤类。
基本寄存器只能并⾏送⼊数据，也只能并⾏输出。
移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移，数据既可以并⾏输⼊、并⾏输出，也可以串⾏输⼊、串⾏输出，还可以并⾏输⼊、串⾏输出，或串⾏输⼊、并⾏输出，⼗分灵活，⽤途也很⼴。
[1]知识点概述：1、寄存器，就是能够记忆或存储0和1数码的基本部件。
通常都是由各种触发器和门电路来构成的。
2、寄存器分为仅能存储0和1数码的数码寄存器，和既能存储数码同时也能实现数码的左移或右移的寄位移寄存器。
3、在实际中，通常使⽤集成寄存器。
本节讲解了寄存器的电路构成、⼯作原理、对74LS194双向移位寄存器的使⽤进⾏了介绍。
4、有点寄存器具有左移右移的功能寄存器电路如下：（1）由四个D触发器构成，因为每⼀个D触发器可以存放1位⼆进制信息，所以上述电路的寄存器可存放⼀个4位⼆进制数码，⼀般也把这种寄存器称为数码寄存器。
时序逻辑电路
输出 F
0 0 0 0 0 1 0 1
/0
100
/0 /0
011
正常情况下，触发器状态在000～101循环， 但若由于干扰使电路的状态为110或111， 也可以在1、2个时钟后回到以上的主循环。
这称为电路具有自启动能力
例2.2
分析图示时序逻辑电路
解：状态表的另一种形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 0 0
0
可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进 制加法计数器。
例2.2
分析图示时序逻辑电路
解：状态表的另一种 形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
F
0 0 0 0 0 1
画时序图：
CP Q1 Q2 Q3
J1 X J 2 XQ 1 K 1 XQ 2 K2 X
Q
n 1
JQ
n
KQn
得到各触发器的次态方程：
Q Q
n 1 1 n 1 2
X Q 1 XQ 2 Q 1 X Q 2 Q 1 XQ 2
例2.4
ቤተ መጻሕፍቲ ባይዱ
分析图示时序逻辑电路
Q Q
输入
X 0 0 0 0 1 1 1
时序逻辑电路
1 2 3 4 5 6 时序逻辑电路的基本概念 时序逻辑电路的分析 同步时序电路的设计 计数器 寄存器 算法状态机
时序逻辑电路
数字电路分为 1. 组合电路： 2. 时序电路：
电路在某一给定时刻的输出 还取决于前一时刻电路的状态
时序逻辑电路
3 ． 异步减 法计 数器
（1）3位递减计数器的状态
（2）电路组成
二 、 十进制计数器
十进制递减计数器的状态
1．电路组成
异步十进制加法计数器
2．工作原理
（1）计数器输入0～9个计数脉冲时，工作过程与4位二进制异步加法计数器完 全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。 （2）第10个计数脉冲到来后，此时计数器状态恢复为0000，跳过了1010~1111 的6个状态，从而实现842lBCD码十进制递增计数的功能。
④ 最 高 位 触 发 器 FF 3 是 在 Q 0 、 Q 1 、 Q 2 同 时 为 1 时 触 发 翻 转 ， 即 FF 0 ～ FF 2 原均为 1 ，作加 l 计数时，产生进位使 FF 3 翻转为 l 。
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第二节 计数器
在数字系统中，能统计输入脉冲个数的电路称为计数器。
一 、二进 制计 数器 1 ． 异步二 进制 加法计 数器
每输入一个脉冲，就进行一次加 1 运算的计数器称为加法 计数器，也称为递增计数器。 4 个 JK 触发器构成的异步加 法计数器如下图所示。
图中 FF 0 为最低位触发器，其控制端 C l 接收输入脉冲，输 出信号 Q 0 作为触发器 FF 1 的 CP ， Q 1 作为触发器 FF 2 的 CP ， Q 2 作为 FF 3 的 CP 。各触发器的 J 、 K 端均悬空，相当于 J = K =1 ，处于计数状态。各触发器接收负跳变脉冲信号时 状态就翻转，它的时序图见下图。
数字电路 第七章 时序逻辑电路
/0 001
/0
010 /0
101
100 /1 /0
011
结论:该电路是一个同步五进制( ⑥ 结论:该电路是一个同步五进制(模5)的加 法计数器,能够自动启动, 为进位端. 法计数器,能够自动启动,C为进位端.
§7.3 计数器
7.3.1 计数器的功能和分类
1. 计数器的作用
记忆输入脉冲的个数;用于定时,分频, 记忆输入脉冲的个数;用于定时,分频,产 生节拍脉冲及进行数字运算等等. 生节拍脉冲及进行数字运算等等.
1 0 1 0 1 0 1 0
3. 还可以用波形图显示状态转换表. 还可以用波形图显示状态转换表.
CP Q0 Q1 Q2
思考题: 思考题:试设计一个四位二进制同步加法计数 器电路,并检验其正确性. 器电路,并检验其正确性.
7.3.4 任意进制计数器的分析
例:
Q2 J2 Q2 K2 Q1 J1 Q1 K1 Q0 J0 Q0 K0
第七章 时序逻辑电路
§7.1 概述 §7.2 时序逻辑电路的分析方法 §7.3 计数器 §7.4 寄存器和移位寄存器 §7.5 计数器的应用举例
§7.1Байду номын сангаас概述
在数字电路中, 在数字电路中,凡是任一时刻的稳定 输出不仅决定于该时刻的输入,而且还和 输出不仅决定于该时刻的输入,而且还和 电路原来的状态有关者 电路原来的状态有关者,都叫做时序逻辑 电路,简称时序电路 时序电路. 电路,简称时序电路. 时序电路的特点:具有记忆功能. 时序电路的特点:具有记忆功能.
下面将重点 讨论蓝颜色 电路—移位 电路 移位 寄存器的工 寄存器的工 作原理. 作原理. D0 = 0 D1 = Q0 D2 = Q1 D3 = Q2
时序电路概念总结
3、 MSI 移位寄存器 74x194 双向移位寄存器 （1） 注意左移和右移的定义
（2） 注意输入位置：LIN 是从最右边输入（左移寄存器的输入）。RIN 是从最左边输入。 4、 环形计数器 （1） 不具有健壮性，无法自动校正 （2） 自校正环形计数器：P531——BCD 加一个或非（非与） 6、 约翰逊计数器
（4） 画出状态转移图 区分 MOORE 机与 MEALY 机
注意！！！：每一根箭头都标有一个转移表达式： 转移表达式必须是互斥的！ 转移表达式最好是完备的！
5、 状态机的设计！ Lec13、 14——两个班都讲了密码锁和雷鸟车的例子。罗老师班还讲 了猜谜游戏。 设计过程： 1） 问题翻译：构造状态输出表 2） 选择时序器件 3） 状态\输出表中的状态数目最小化 4） 状态编码 5） 构造激励表 6） 写出激励方程 7） 电路实现 （1） 状态翻译 注意一定要设定初始状态 （2） 状态最小化 LEC14 相同状态的判断：（a）输出必须完全相同。 （b）对外状态转移必须完全相同 （二者之间的状态转移可以不同，因为如果是相同状态了，两状态之间的转移 应该互不关心） Nelson 的梯形表的画法！ （3） 状态编码 状态编码方式有相当多。编码的时候以下几点是需要考虑的： 复位电路简单：一般设置为 000； 激励方程简单：——最好能找到相邻状态 输出方程简单 几种编码方式的分析： （a） 自然数编码： 容易复位，可以用最小的 BIT（最少的 D 触发器） （b） One-hot 编码： 复位没有 00 状态，非法状态太多，需要保护，从而减慢了速 度。 但是可以省略译码电路。 （c） GRAY 码：每次改变最小 bit 位。（关键是如何找到相邻状态） （d） 相邻项编码相邻原则：两个班都强调了 输入确定时，下一状态的相同的当前状态放在一起。 输出相同的状态放在一起。 对于同一现态，下一装态相邻的放在一起。
数字逻辑设计第七章(2)D锁存器
RD DOUT[3:0]
Xi Yi Ci
X Y
S
CI CO
锁存器的应用
Si Ci+1
串行输入、串行输出 注意：时钟同步
QD Q C CLK
Xi Yi
时钟控制
再谈串行输入 加法器的实现
Ci
暂存
XY CI CO
S
Si
Ci+1
9
触发器
只在时钟信号的边沿改变其输出状态
正边沿 上升沿
负边沿 下降沿
CLK
Q
15
D锁存器 ——电平有效 D触发器 —— 边沿有效
触发器的应用
利用触发器作为移位寄存器（图1）
思考：能否将触发 器改为锁存器(图2) D
F/F
F/F
D Q Q1 D Q Q
CLK Q
CLK Q
D CLK
Q1 Q
16
CLK D
CLK
（图1）
latch
latch
Q1
DQ
DQ Q
CQ
CQ
（图1）
D触发器的定时参数
QQn+*1==SS++RR’’··QQ
Q —— 当前状态（原态、现态）
Q* —— 下一状态（新态、次态）
S·R = 0（约束条件）
31
J K C
C J K Qm Q
32
SQ
SQ
C 主 Qm C 从
RQ
RQ
逻辑符号 Q
JQ QL C
KQ
1 箝位
功能表
C=1期间，
JK Q
0 1
J的变化只引起 Qm改变一次
CLK=1时， 主锁存器不工作，Qm 保持不变 从锁存器工作，将 Qm 传送到输出端
第七章 几种常用的时序逻辑电路试题及答案
第七章 几种常用的时序逻辑电路一、填空题1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。
2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。
3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。
4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。
5.（9-1易）1n n n Q J Q K Q +=+是_______触发器的特性方程。
6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。
7.（9-1易）1n n n Q T Q T Q +=+是_____触发器的特征方程。
8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。
9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。
10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
11.（9-2易）寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
2008年4月自学考试模拟、数字及电力电子技术试卷及答案[1]
![2008年4月自学考试模拟、数字及电力电子技术试卷及答案[1]](https://img.taocdn.com/s3/m/c810a1fb04a1b0717ed5dd07.png)
2008年（上）高等教育自学考试全国统一命题考试模拟、数字及电力电子技术试卷及答案详解第一部分选择题一、单项选择题（本大题共15小题，每小题2分，共30分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
1．PNP型晶体管工作在放大区时，三个电极直流电位关系为( )A．U C＜U E＜U B B．U B＜U C＜U E C．U C＜U B＜U E D．U B＜U E＜U C2．运算电路如题2图所示，则输出电压u o为( )题2图A．－2V B．－1V C．1V D．2V3．电路如题3图所示，电路的级间反馈组态为( )题3图A．电压并联负反馈B．电压串联负反馈C．电流并联负反馈D．电流串联负反馈4．半波整流电容滤波电路如题4所示，已知变压器次级电压有效值U2=20V，R L C≥(3～5)(T/2)。
则输出直流电压为( )题4图A．－20V B．－9V C．9V D．20V5．逻辑函数的最简式为A．AB B．BC C．AC D．16．逻辑函数的标准与或式为A．∑(1,2,3,4,5) B．∑(1,3,4,5,7)C．∑(1,3,4,5,6) D．∑(1,2,3,5,7)7．逻辑函数F(A，B，C，D)=∑(0，2，4，5，6，7，8，9，10，11)的最简与或非式为( )8．逻辑函数则最简与或式为( )9．题9图所示电路中为TTL逻辑门，其输出F为( )题9图10．JK触发器要求状态由0→1，其输入信号应为( )A．JK =OX B．JK= XO C．JK =1X D．JK= Xl11．题11图中触发器的次态Q n+1为( )题11图12．用555定时器构成的施密特触发器，下列说法正确的是( )A．有一个稳态B．有两个稳态C．无稳态D．有多个稳态13．单相桥式全控整流电路带电阻性负载，电源电压有效值为U2，则晶闸管承受的最大正向电压值是( )14．单相桥式相控电路中，当逆变角为0°≤β≤90°时，电路工作在( )A．可控整流状态B．不可控整流状态C．斩波状态D．有源逆变状态15．直流频率调制变换器，变更工作率的方法是( )A．f不变，t on不变B．f不变，t on变C．f变，t on不变D．f变，t on变二、填空题（本大题共10小题，每小题1分，共10分）请在每小题的空格中填上正确答案。
数字电路教案-阎石-第七章-时序逻辑电路
第7章 时序逻辑电路7.1 概述时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。
图7.1.1 时序逻辑电路的结构框图2、时序电路的分类 （1） 根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。
异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。
（2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。
穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。
7.2 时序逻辑电路的分析方法时序电路的分析步骤：电路图 时钟方程、输出方程、驱动方程 状态方程 计算 状态表（状态图、时序图） 判断电路逻辑功能 分析电路能否自启动。
7.2.1 同步时序电路的分析方法 分析举例：[例7.2.1]7.2.2 异步时序电路的分析方法 分析举例：[例7.2.3] 7.3 计数器概念：在数字电路中，能够记忆输入脉冲CP 个数的电路称为计数器。
计数器累计输入脉冲的最大数目称为计数器的“模”，用M 表示。
计数器的“模”实际上为电路的有效状态。
计数器的应用：计数、定时、分频及进行数字运算等。
计数器的分类：(1)按计数器中触发器翻转是否同步分：异步计数器、同步计数器。
(2)按计数进制分：二进制计数器、十进制计数器、N 进制计数器。
(3)按计数增减分：加法计数器、减法计数器、加/减法计数器。
7.3.1 异步计数器X X Y 1Y m输入输出一、异步二进制计数器1、异步二进制加法计数器分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器。
分析方法：由逻辑图到波形图（所有JK触发器均构成为T/触发器的形式，且后一级触发器的时钟脉冲是前一级触发器的输出Q），再由波形图到状态表，进而分析出其逻辑功能。
时序逻辑电路的结构
时序逻辑电路的结构时序逻辑电路是一种数字电路，其输出不仅取决于当前的输入，还与之前的输入序列有关。
这种电路主要由组合逻辑电路和存储元件组成，存储元件用来存储状态信息。
下面将从五个方面详细介绍时序逻辑电路的结构。
1.输入和输出信号时序逻辑电路具有一组输入信号和一组输出信号。
输入信号用于改变电路的状态，而输出信号则表示电路的当前状态。
与组合逻辑电路不同的是，时序逻辑电路的输出信号不仅与当前的输入信号有关，还与其内部存储的状态信息有关。
2.存储元件存储元件是时序逻辑电路的核心部分，用于存储状态信息。
常见的存储元件包括触发器和寄存器等。
触发器在特定的时钟脉冲边缘触发下，根据输入信号的变化更新内部状态；寄存器则能够保存一个二进制数位的序列，常用于实现计数器、移位器等功能。
3.逻辑门逻辑门是实现逻辑运算的电路元件，用于处理输入信号并产生输出信号。
在时序逻辑电路中，逻辑门通常与存储元件配合使用，以实现特定的功能。
常见的逻辑门有与门、或门、非门等，这些门电路能够实现基本的逻辑运算。
4.时钟信号时钟信号是时序逻辑电路中控制电路运行的关键信号。
时钟信号通常是一个周期性的脉冲信号，用于控制触发器的触发时刻和状态更新。
在同步时序逻辑电路中，所有存储元件都在同一时钟信号的控制下进行状态更新。
5.反馈信号反馈信号是指从时序逻辑电路的输出端返回的信号，用于影响电路的下一个状态。
反馈信号通常由存储元件的输出提供，并作为输入信号的一部分影响下一个状态的计算。
通过适当的反馈设计，可以实现各种复杂的时序逻辑功能，如计数器、移位器等。
时序逻辑电路是一种重要的数字电路类型，其结构包含输入和输出信号、存储元件、逻辑门、时钟信号和反馈信号等方面。
通过这些组成部分的协同工作，时序逻辑电路能够实现各种复杂的逻辑功能，并在数字系统中得到广泛应用。
了解时序逻辑电路的结构和工作原理对于设计、分析和应用数字系统具有重要意义。
有限状态机
7.2 MEALY型状态机
output clk input 组合电路 reset 当前状态
0/0000
S0
寄 存 器
1/1001
S1
1/1001
0/0000
0/1100
1/1111
S3
1/1111
S2
0/1100
entity demo is port (clk, inl, reset: in std_logic; outl : out std_ logic) end demo; architecture moore of demo is type state_type is ( so, sl, s2, s3 ); signal state: state_ type; begin demo_ process: process ( clk, reset ) begin if reset = '1' then state <= so; elsif clk'event and clk = '1' then case state is when s0 => if inl= '1' then state <= sl; end if; when s1 => if inl = '0' then state <= s2; end if; when s2 => if inl = '1' then state <= s3; end if;
输 出 译 码 器 输出
输入
状态 译码 器 反馈
状态 寄存 器
状态
状态机的结构示意图
2. 状态机的优点.
•结构模式相对简单,设计方案相对固定
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功 能
所以这是一个用格雷码表示的六进制同步加法计数 器。当对第6个脉冲计数时，计数器又重新从000开始 计数，并产生输出Y＝1。
【例7-2】
1 同步时序电路，时钟方程省去。
写 输出方程： Y XQ1Q0 X Q1Q0
方
程 式
驱动方程： T1 X Q0n T0 1
输出与输 入有关， 为米利型 时序电路。
2 求状态方程
T触发器的特性方程：
Qn1 T Qn
将各触发器的驱动方程代入，即得电路的状态方程：
Q1n1 T1 Q1n X Q0n Q1n Q0n T0 Q0n 1 Q0n Q0n
3 计算、列状态表
QQ10nn1QX0n Q0n Q1n Y XQ1Q0 X Q1Q0
ห้องสมุดไป่ตู้
现态
Q2n Q1n Q0n
000 001 011 111 110 100 010
101
次态
输出
Q n1 2
Q n1 1
Q0n 1Y
001
0
011
0
111
0
110
0
100
0
000
1
101
0
010
1
4 画状态图、时序图
排列顺序：
Q2nQ1nQ0n /Y
000→/0 001/→0 011
/1↑ ↓/0
100←110←111 /0 /0
/0
010
101
/1
(a) 有效循环
(b) 无效循环
状态图
CP 1 2
时 Q0 序 Q1 图 Q2
Y
3456
5
有效循环的6个状态分别是0～5这6个十进制数字的
格雷码，并且在时钟脉冲CP的作用下，这6个状态是
电 按递增规律变化的，即：
路
000→001→011→111→110→100→000→…
5 状态图、 状态表或
时序图
4
计算
二．同步电路的分析举例
&Y
【例7-1】 FF0
1J
Q0
FF1
1J
Q1
FF2 1J
Q2
C1
C1
C1
1K
1K
1K
Q0
Q1
Q2
CP
1
时钟方程： CP2 CP1 CP0 CP
同步时序电路的时 钟方程可省去不写。
写 输出方程： Y Q1nQ2n
方
程 式
驱动方程：
（2）存储电路的输出状态必须反馈到组合电路输 入端，并与输入信号一起决定电路次态。
3、时序电路逻辑功能的表示方法
时序电路的逻辑功能可用逻辑表达式、状态表、卡诺 图、状态图、时序图和逻辑图6种方式表示，这些表示方 法在本质上是相同的，可以互相转换。
逻辑表达式有：
输出方程
Yi Wj
Fi ( X1, X 2 ,, X p ;Q1n ,Q2n ,,Qqn ) G j ( X1, X 2 ,, X p ;Q1n ,Q2n ,,Qqn )
7.1 时序逻辑电路的结构及特点
时序逻辑电路——电路任何一个时刻的输出状态 不仅取决于当时的输入信号，还与电路的原状态有关。
1、时序电路的结构
图4.1 时序逻辑电路框图
2、时序逻辑电路的特点
由时序逻辑电路的结构可以看出，时序逻辑电路 具有两个显著特点：
（1）时序逻辑电路由组合电路和具有记忆功能的 存储电路两部分组成；
第七章 时序逻辑电路
7.1 时序逻辑电路的基本概念 7.2 时序逻辑电路的分析方法 7.3 计数器 7.4 寄存器和移位寄存器 7.5 时序逻辑电路的设计方法
第七章 时序逻辑电路
时序逻辑电路简称时序电路，是数字电路两大重要 分支之一。本章首先介绍时序逻辑电路的基本概念、特 点及时序逻辑电路的一般分析方法。然后重点讨论典型 时序逻辑部件计数器和寄存器的工作原理、逻辑功能、 集成芯片及其使用方法及典型应用。最后介绍时序逻辑 电路的设计方法。
J
2
J1
Q1n Q0n
J
0
Q2n
输出仅与电路现态有关， 为摩尔型时序电路。
K2 Q1n K1 Q0n K0 Q2n
2 求状态方程
JK触发器的特性方程：
Qn1 JQ n KQn
J2 J1
Q1n Q0n
K2 Q1n K1 Q0n
将各触发器的驱动方程代入，即得电路的J0状 态Q2方n 程：K0 Q2n
YYYYYQQQQQQQQQQ111111000010000nnnnnnnnnnnnnnn1100000011111111 0110001110011111000100110011100010010011
4
时 序 图
画 状 态 图
QQ12nn11
J 2Q2n J1Q1n
K2Q2n Q1nQ2n Q1nQ2n Q1n K1Q1n Q0nQ1n Q0nQ1n Q0n
Q0n1 J 0Q0n K0Q0n Q2nQ0n Q2nQ0n Q2n
3 计算、列状态表
QQ12nn
现态
Q2n Q1n Q0n
000 001 010 011 100 101 110
111
次态
输出
Q n1 2
Q n1 1
Q0n 1Y
001
0
011
0
101
0
111
0
000
1
010
1
100
0
110
0
QQ12nn
1 1
Q1n Q0n
Q0n1 Q2n
Y Q1nQ2n
3 计算、列状态表（2）
Qkn1 H k (W1,W2 ,,Wr ;Q1n ,Q2n ,,Qqn )
i 1,2,, m j 1,2,, r k 1,2,,t
状态方程
激励方程
7.2 时序逻辑电路的分析方法 一．时序逻辑电路的分析步骤
1 时钟方程、 2
电路图
驱动方程和
状态方程
输出方程
3
判断电路 逻辑功能
1 1
Q1n Q0n
Q0n1 Q2n
Y Q1nQ2n
QQQQQQQQQQQQQQQ110202nnnnnn110202nnnnnn102nnn111111111111111111100000111110001000100101 YYYYY00000100100110000