硬件设计需求分析Checklist
硬件设计-检查项目清单
硬件设计检查项目清单一、概述为了尽量避免在硬件设计中存在各种问题，我们拟出下表各个项目，要求在硬件设计阶段，严格按照表中各个项目进行检查核实。
产品功能描述：根据功能描述，对产品硬件有个大体了解后，对下表所列出的项目进行检查检查项目：序号检查内容，重点检查情况改进意见单片机速度，容量选型总体电源容量，纹波单片机电源复位电路晶振电路通讯电路各个元件速度COMS/TTL电平匹配IO口驱动能力3V/5V器件匹配ESD静电EMC/EMI去耦滤波接口方式整体功耗估计二、基本原则系统的扩展和配置应遵循以下原则：1、尽可能选择典型电路,并符合单片机常规用法。
为硬件系统的标准化、模块化打下良好的基础。
2、系统扩展与外围设备的配置水平应充分满足应用系统的功能要求,并留有适当余地,以便进行二次开发。
3、硬件结构应结合应用软件方案一并考虑。
硬件结构与软件方案会产生相互影响,考虑的原则是：软件能实现的功能尽可能由软件实现,以简化硬件结构。
但必须注意,由软件实现的硬件功能,一般响应时间比硬件实现长,且占用CPU时间。
4、系统中的相关器件要尽可能做到性能匹配。
选用CMOS芯片单片机构成低功耗系统时,系统中所有芯片都应尽可能选择低功耗产品。
3V器件与5V器件之间的匹配；速度EMC/EMI5、可靠性及抗干扰设计是硬件设计必不可少的一部分,它包括芯片、器件选择、去耦滤波、印刷电路板布线、通道隔离等。
6、单片机外围电路较多时,必须考虑其驱动能力。
驱动能力不足时,系统工作不可靠,可通过增设线驱动器增强驱动能力或减少芯片功耗来降低总线负载。
7、尽量朝“单片”方向设计硬件系统。
系统器件越多,器件之间相互干扰也越强,功耗也增大,也不可避免地降低了系统的稳定性。
随着单片机片内集成的功能越来越强,真正的片上系统SoC已经可以实现,8、在混合电源系统中，要考虑二者的电平匹配问题。
如MCU是3.3V，外设是5V，就要考虑2者之间线的电平匹配问题，通常情况可以将MCU 的IO设置为开漏模式，并上拉到5V，如果有必要增加电平转换芯片。
硬件-原理图布线图-设计审核表
23.当前版本的BOM是否需要变更确认。BOM 版本：_______, ECN:_________
是否免
24.过流保护是否工作正常，是否可靠
25.过压保护是否工作正常，是否可靠
Designedby：
Checkedby：
Approvedby：
是否免
4.元器件标注（名称，标称值，单位，型号，精度等）是否符合要求
是否免
5.元器件摆放和布局是否合理、清晰。
是否免
6.器件间连线是否正确，规范。
是否免
7.电气连线交叉点放置是否合理。
是否免
8.重要的电气节点是否明确标示。
是否免
9.重要网络号是否标准清晰。
是否免
10.是否对特殊部分添加注释。
是否免
11.零件选型是否符合要求（零件封装，可购买性，电压电流是否满足等）。
是否免
5.去耦电容摆放位置是否符合要求。
是否免
6.线宽，线距，GAP是否满足要求。
是否免
7.走线是否存在锐角、直角。
是否免
8.高频信号走线是否符合标准。
是否免
9.是否存在阻抗匹配要求。 阻抗匹配要求：
是否免
10.电源，GND是否符合要求。
是否免
11.器件PAD、焊盘大小是否符合要求。
是否免
12.过孔，通孔是否符合要求。
是否免
19.是否进行长时间可靠性测试（>=48H）。
是否免
20.当前版本是否需要Rework。ECN:___________________
是否免
21.当前版本原理图是否需要变更。原理图版本：________
是否免
22.当前版本PCB布线图是否需要变更。PCB版本：_______， ECN:_________
手机硬件设计Checklist-1
人工检查
15
FPC的设计应该保证每4~8根信号线就有一个地线， 如果有些信号的电流比较大，或者频率比较高，还 需要额外的包地线。
基带硬件 PCB
电源模块 布局布线 设计
原理图设 计
人工检查
对于有串联滤波网络的接口，除非滤波网络有特殊
ESD/EMI防
16
要求，并且滤波网络有足够的通流能力。否则防护 器件应该放在滤波网络和连接器之间，避免防护器
基带硬件 各种接口 原理图 功能模块
各种接口 功能模块
人工检查
电路中的MLCC电容耐压需要满足以下要求：当工作
27
电压大于等于5V时，所选电容要求降额达到60%，低 于5V，电容降额要求达到80%。Polymer钽电容耐压 要求：电压降额要求满足80%。电感、磁珠等的温升
基带硬件 原理图
电源管理 模块
计
11
ห้องสมุดไป่ตู้
防护器件要放在接口最入口处，但和射频天线冲突
时，可以适当调整。比如串联电感到Speaker，可以 把电感放在防护器件和Speaker之间，但必须考虑电 感的防静电能力，并且电感要放在Speaker附近，周
基带硬件 PCB
围没有其他可能间接放电的静电路径（地除外）
ESD/EMI防 护电路布 局布线设 计
序号
设计准则
主题 子主题 技术类别 检查方式
1
如果充电底座接口没有防呆结构设计防止正负极反 基带硬件 电源管理
接，则接口电路设计应该包含防反接保护电路
原理图 模块
原理图设 计
人工检查
2
在固定台手机中，要在听筒螺旋线接口处使用TVS或 基带硬件 音频功能
者对地并接电容进行防护；
项目硬件设计状态check list
此处描述按键的定义
CCC None BQB SRRC Other
Capacity: Capacity:
mAH mAH
此处描述旋钮的定义
B) Software specification软件规格: Auto standby No signal Auto power on >3mV BT media format ACC SBC BT protocol HSP HFP
Coaxial SD card
LAN 10/100M
WIFI b/g/n 2.4G 单天线
WIFI b/g/n/ac 2.4G/5G 双天线 WIFI 软AP WIFI 硬AP Zigbee BLE4.2 BLE5.0 NFC Fingerprint WLAN FM 机械式 CB USB LAN RDS FCC IR DAB
None None APTX A2DP
Other LDAC AVRCP
Inputlevel: >
TWS
mV
OSD language 屏显语言:
English German
French Danish
Spanish Chinese
Page 页数:
New model New platform Rohs Reach SCCP New housing PAHS ld model => Latest PO: No
Destination目的地:
110-240VAC 230VAC Adapter Built in On <0.5W 能效1级 Standby <1W 能效2级 <2W
Issued by 发出人: Date 日期: Type of job 项目类型: Environment Protections 环保要求 Brand 品牌: Model no. 型号: Client name 客戶名称: A) Electric specification电气规格: AC supply voltage AC 电压: Power supply 电源及功率要 求： default mode默认模式: Power Power standby mode 电源待机 功耗要求:
华为单板硬件设计审查评审表checklist
单板硬件设计审查评审表文档编号：文档名称：文档作者：文档完成时间：项目经理：所属单板名称：1、可读性评价：□很好□较好□一般□较差说明：文档是否表达清晰，逻辑条理分明，表达形式通用，使具有一定技术背景的工程师容易读懂。
如：在难懂的地方增加注释，在适当时采用图文并茂的方式等。
选择认可的项打叉或打勾。
2、准确性评价：□很好□较好□一般□较差说明：指文档是否对其中的技术内容能表达准确，对其中设计的测试方法有其操作性，并且准确有实效，不应该有关键技术表达错误等。
选择认可的项打叉或打勾。
3、规范性评价：□很好□较好□一般□较差说明：指文档的内容和形式是否是规范的，如：文档是否按模板来写；在特殊的情况下不使用模板而写的文档其封面格式、字体、主要内容顺序是否和相应的文档模板类型的要求是否一致等。
选择认可的项打叉或打勾。
4、完备性评价完备性总评：□很好□较好□一般□较差说明：指文档包含的测试项目是否完整（即：没有漏测现象等），本次测试总体上对测试指导书的遵从程度和测试深度。
可对照附录的内容进行判断。
总评：说明：概括总结该文档的优点、缺点及改进建议评审人签字：评审日期：联系电话：附单板设计审查项目列表：请参照此表，审查过的项目请打（9），未审查的项目请打（x），单板无此审查项目可不填。
1.单元电路审查：1.1滤波电路审查1.审查电路中有无设计电源滤波器。
有无审查（）2.审查电路中电源滤波器的形式是否有效，是否为单电容型或单电感型，而未采用П形电源滤波器。
有无审查（）3.对单板的П形电源滤波器参数进行审查。
有无审查（）1.2ID电路审查1.审查ID电路的形式是否符合规范电路的要求。
有无审查（）2.审查ID电路的参数是否正确。
有无审查（）3.审查ID电路是否有隔离电阻或隔离芯片。
有无审查（）4.在沿用未能提供正确ID处理的旧母板时，单板是否进行相应的处理。
有无审查（）1.3主备倒换电路审查1.审查主备倒换电路是否为主倒备型电路。
戴尔硬件pcb设计checklist
戴尔硬件pcb设计checklist 戴尔硬件PCB设计Checklist
1. PCB设计前准备
在进行PCB设计之前，需要做以下准备工作：
- 确定电路功能和性能需求
- 选择合适的元器件
- 制定PCB设计方案
- 准备好必要的设计工具和软件
2. PCB设计中的注意事项
在进行PCB设计时，需要注意以下事项：
- PCB板面积和厚度要与电路需求匹配
- PCB布线要合理，避免信号交叉和干扰
- PCB元器件布局要合理，尽量缩短元器件间距离
- PCB的供电系统要稳定，避免电压波动
- 为PCB添加必要的测试点和排查故障点
3. PCB设计后的检查
在完成PCB设计后，需要进行以下检查：
- 检查PCB的电路连接是否正确
- 检查PCB的电气性能是否满足要求
- 检查PCB的机械尺寸和板面尺寸是否符合要求
- 检查PCB的焊盘、锡膏、防护层等是否符合生产标准4. PCB设计后的优化
在完成PCB设计后，可以进行以下优化：
- 优化PCB的电路布线和元器件排布
- 优化PCB的供电系统和防护层
- 优化PCB的机械结构和布局
- 优化PCB的测试点和排查故障点
5. PCB设计的注意事项
在进行PCB设计时，需要注意以下事项：
- 所有元器件的电气性能参数应符合要求
- PCB的机械结构和尺寸应与产品需求匹配
- PCB的测试点和排查故障点要定位准确
- PCB的焊盘、锡膏、防护层等需要满足生产标准
6. 结论
通过以上的检查和优化，可以减少PCB设计中出现的故障和问题，并最终得到满足需求的电路板。
华为硬件pcb设计checklist
附录B （规范性附录）器件间距要求
表B.1
4 BGA外形与其他元器件的间隙≥
5 mm（200 mil）。
5 PLCC表面贴转接插座与其他元器件的间隙≥3 mm（120 mil）。
6 表面贴片连接器与连接器之间应该确保能够检查和返修。
一般连接器引线侧应该留有比连接器高度
大的空间。
7 元件到喷锡铜带（屏蔽罩焊接用）应该2mm(80mil)以上。
8 元件到拼板分离边需大于1mm(40mil)以上。
9 如果B面（焊接面）上贴片元件很多、很密、很小，而插件焊点又不多，建议插件引脚离开贴片元
件焊盘5mm以上，以便可以采用掩模夹具进行局部波峰焊。
注：其中间隙一般指不同元器件焊盘间的间隙，器件体大于焊盘时，指器件体的间隙）
附录C
（规范性附录）
内外层线路及铜箔到板边、非金属化孔壁的尺寸要求
表C.1单位：mm(mil) 板外形要素内层线路及铜箔外层线路及铜箔
距边最小尺寸一般边≥0.5(20) ≥0.5(20) 导槽边≥1(40) 导轨深+2
附录D （规范性附录）PCB布线最小间距
表D.1
附录E
（资料性附录）
丝印字符大小 (参考值)
表E.1。
硬件审查表checklist
Pass Failed NG Pass Failed NG
结论 Pass Failed NG Pass Failed NG Pass Failed NG Pass Failed NG
说明
说明 说明 说明 说明 说明
5. EMC/EMI设计
评审项
评审内容
结论
高速时钟线是否有匹配电路？波形是否单调？
NGPass Failed
1.1.8
高频变压器次级输出端是否有+/-之分，+端输出焊盘是否为方焊盘，-端 NGPass Failed
输出焊盘是否为圆焊盘，且丝印清晰
NG
1.1.9 1.1.10 1.1.11 1.1.12 1.1.13
1.1.14
高压侧和低压侧之间是否有PCB挖槽，且高压侧和低压侧电距离最小应大 Pass Failed
1.2 DC-DC设计
评审项
评审内容
结论
1.2.1 是否有防接反电路
Pass Failed
1.2.2 输入电容的耐压是否满足要求
Pass Failed
1.2.3 异步Buck结构需要续流二极管，同步Buck结构不需要续流二极管
Pass Failed
1.2.4 是否需要防输出端电流倒灌二极管
有源晶振的精度是否满足设计需求
Pass Failed NG
有源晶振的波形（正弦波/方波，电压）是否满足设计要求
Pass Failed NG
有源晶振（TCXO/OCXO）的散热设计是否足够。
Pass Failed NG
2.3 时钟线设计
评审项
评审内容
结论
时钟线实际长度和波长相比拟时（大于1/10波长），源端和终端阻抗是否 Pass Failed NG
PCB设计检查表-PCB-checklist
9 2.2 所有器件已经放置到板面
10 2.3 整体布局参照原理功能框图，兼顾美观及电源、地的分割
11 2.4 高、中、低频电路分开
12 2.5 数字电路与模拟电路分开放置
13 2.6 高温、发热器件远离其他器件放置
14 2.7 退耦电容靠近相关器件放置
15 2.8 晶体、晶振靠近相关器件放置，多负载时应平衡放置
59 3.6 没有锐角和90布线
60 3.7 高速信号线、时钟信号线遵循回路面积最小原则
61 3.8 总体布线均匀，布线尽可能短，且少过孔
62 3.9 布线线宽保持一致，没有跳变
63 3.10 差分信号平行布线、等长
64 3.11 接插件管脚间的布线≤500mil
65 3.12 高频、高速、时钟等重要信号与地平面相邻
45 2.38 DIGITAL TRACE 下层的GROUND PLANE为DIGITAL GROUND
46 2.39 ANALOG POWER PIN的去耦电容必须接ANALOG GROUND
47 2.40 DIGITAL POWER PIN 的去耦电容必须接DIGITAL GROUND
48 2.41 继电器为尾对尾相对或互相垂直（绝对不可平行放）
138
如图纸提供是PIN SIZE ，HOLE SIZE 等于PIN SIZE（对角线或直径）加4mil
139
螺丝及COUNTERSINK
4.4.8
140
请参考螺丝与孔对照表，表上列出为孔的大小
141 4.4.9 VIA 孔的ANNULAR RING 每边为5mil
142 4.4.10 螺丝孔的ANNULAR RING，PAD的大小为孔的两倍
133 4.4.4 Via Hole 尺寸为20mil
Hi3535 硬件设计 Checklist
文档版本 00B04 (2014-04-02)
海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司
i
Hi3535 硬件设计 Checklist
修订日期 2013-11-12
2013-09-30
2013-08-31
版本 00B03 00B02 00B01
修订说明
第 1 章 Checklist 1.1 芯片电源地的设计要求修改描述。 第 1 章 Checklist 1.1 芯片电源地的设计要求修改上电顺序。 初始版本。
修订记录累积了每次文档更新的说明。最新版本的文档包含以前所有文档版本的更新 内容。
修订日期 2014-04-02
版本 00B04
修订说明
第 1 章 Checklist 1.7 VO 接口与视频接口电路设计要求中新增 BT.1120 信号 高 8bit 和低 8bit 关于 Y\C 信号的描述。 1.15 EFuse 模块设计要求中修改下拉电阻的阻值。
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1.5 SPI/Nand flash
1.1 芯片电源地的设计要求 ................................................................................................................................. 1 1.2 主芯片时钟电路设计要求 ............................................................................................................................. 1 1.3 复位电路设计要求......................................................................................................................................... 2 1.4 小系统设计要求............................................................................................................................................. 2 1.5 SPI/Nand flash ................................................................................................................................................. 2 1.6 I2C 电路设计要求............................................................................................................................................ 2 1.7 VO 接口与视频接口电路设计要求 ............................................................................................................... 3 1.8 I2S 音频电路设计要求 .................................................................................................................................... 3 1.9 USB2.0 电路设计要求 .................................................................................................................................... 3 1.10 USB3.0 电路设计要求 .................................................................................................................................. 4 1.11 SATA 接口电路要求 ..................................................................................................................................... 4 1.12 ETH 电路设计要求 ....................................................................................................................................... 4 1.13 JTAG 和系统控制电路设计要求.................................................................................................................. 5 1.14 UART 电路设计要求 .................................................................................................................................... 5 1.15 EFuse 模块设计要求..................................................................................................................................... 5 1.16 HDMI 设计 .................................................................................................................................................... 6 1.17 散热设计....................................................................................................................................................... 6
硬件原理图设计-CHECKLIST
在防雷、瞬态抑制保护的前级是否有合理的过流保护
40
在设计方案中是否采用了共模、差摸噪波抑制措施
41
在输入回路中是否设计了过、欠压保护
42
单板器件的工作温度是否控制在允许的范围内
43
单板上的散热设计是否安全可靠
44
电源EMI滤波器是否安装在系统屏蔽体的入口
45
需要进行防护的电信号接口是否都具备防护电路；
15
如果CPU内部自带Watchdog电路，则采用内部的Watchdog，对于系统来说更为安全可靠。
16
对于CPU的中断输入脚，无论使用与否，应接有上拉或下拉电阻，尽量不要悬空。对于不用的输入脚，也应尽量照此处理。
17
专用芯片的应用是否参考了厂家资料给出的推荐电路。
18
在总线达到产生传输线效应的长度后，是否考虑了匹配
26
所有器件功率、频率、驱动能力已降额设计
27
TVS等保护器件应和被保护器件接同一个地（一般是GND）
28
CMOS器件其不用输入端应接上拉/下拉电阻使其输入电平固定，既不能悬空也不应直接接VCC或GND
29
CMOS器件和TTL器件的电平兼容，TTL输出不能驱动CMOS输入
30
两个电源的输出不能直接并联使用
19
关键信号是否引到接插件或预留了测试点
20
PCB、单板软件的版本信息是否都在各自范围内设计，并可上报
21
单板的关键芯片是否支持自测试计是否统一考虑；
23
单板上电后的芯片的初始状态是否固定
24
单板上接插件的间距和位置是否参考同类成熟单板
25
单板所有器件选型是否通过品质和商务清单评审。
46
华为硬件设计LVDS检查列表checklist
2： TTL信号和LVDS信号线之间是否相距一定距离（至少应该大于3~5倍差分线间距），减小直接串扰。
□是 □否 □无4：对于使用TTL和LVDS的系统，其电源之间是否用合适电感进行处理，以减小
TTL噪声进入LVDS系统。
□是 □否 □无5：对不用输入管脚是否按规范进行了处理。
□是 □否 □无6：对不用输出管脚，是否按规范进行了处理。
□是 □否 □无7：对高速LVDS器件使用，是否考虑了信号阻抗的匹配。
□是 □否 □无8：终端匹配元件是否要放在最靠近传输线末端的地方。
□是 □否 □无9：LVDS器件的电源管脚是否充分去藕，滤波电容的位置是否靠近电源和地管脚。
□是 □否 □无10：LVDS高速信号线上是否尽量避免了过孔。
□是 □否 □无11：LVDS高速信号线上是否避免了90度转折。
□是 □否 □无12：LVDS差分信号线是否做到电气等长和平衡。
□是 □否 □无13：LVDS信号是否有完整的参考地平面，保证有合理的回流路径。
□是 □否 □无14：电缆连接的情况下，电缆两端是否合理接地。
□是 □否 □无15：接插件中的LVDS信号的排布是否满足符合规范的原则。
□是 □否 □无
9。
手机硬件设计Checklist-2
基带硬件 电源管理 原理图设 原理图 模块 计
题保护参数需要与电池规格一致，
Tpro<等于Tbat，超出电池工作温度
规格，充放电停止；2、电池充电电
压超出电池规格电压时，系统自动停
止US充B 电Co；nn3e、ct电or池电充路放由电电电流流保不险能丝超在
7
Vbus上，防护器件（TVS）之前，电 流保险丝通过标准UL248-1和UL248-
音频功能 模块
音频软件
Andriod 4。3、Firefox）的声压警
告软件经过安规工程师的评审。不发
货欧盟但需要CE认证的手机，只对认
证样品有以上要求，对量产产品不做
强制要求。
规则 人工检查 规则 人工检查 规则 人工检查 建声器件
音频软件
欧盟但需要CE认证的手机，只对认证
样品有以上要求，对量产产品不做强 北美运营商对电池有CTIA认证要求
时，可拆卸电池的供应商必须提供单
独的CTIA认证报告（依据IEEE1725标
准）。可拆卸和不可拆卸电池都需要
6
和整体一起做CTIA认证（依据 IEEE1725标准）。1、手机内部的问
基带硬件 器件选型
基本元器 件
器件选型
规则 人工检查
建议将电流限制在充电器额定输出电
流之内且不能超过电池最大充电电流
3
要求。如果电流超过了充电器的额定 输出电流，充电器必须随产品一同做
基带硬件 器件选型
电源器件
原理图设 计
温升测试证明充电器内隔离变压器不
会温度过高影响绝缘。
规则 人工检查
OTG输出可以通过软件设置限流时，
基带硬件 各种接口 原理图设 原理图 功能模块 计
硬件热设计Checklist学习
整机堆叠设计时应遵循热量分散的原则，手机整体框架结构是热性能的关键。
分析整机中主要发热的器件热阻及功耗，确认散热路径。
通常以下器件是主要的发热源：LCD的驱动芯片，喇叭，电池头部，高像素Camera，主板上的AP,PMIC,RF PA,WIFIPA,Tranceiver(MT6169在多个项目上实测温度都高于PA) 充电器件,背光驱动等大功率器件。
结构壳体厚度尽量减薄，以降低热阻，最好使用热阻较小的材料。
手机结构设计应保持内部具有良好的空气流通。
超薄机设计时，整机壳体应尽量采用大面积的金属结构件作为散热主体，例如采用A壳铝镁合金，金属后盖等。
主板采用半板，P型板等非整板设计时，A壳优选铝镁合金，其次为锌铝合金，最次为不锈钢片。
半版、P型板等非整板设计时，A壳不建议选用不锈钢片，散热的性能较差，节省的成本会转嫁到导热材料上。
（建议项，需踪合评估成本）整机堆叠设计硬件&结构热设计design guide项目检查项内容描述示意图导热材料设计项目检查项内容描述示意图检查结果导热材料选择导热率较高的材料，从性能上首选人工石墨，其次天热石墨，最后为铜箔；建议实际选用石墨的导热系数应≥1500W/m·K注：1.铜箔的散热参数约为400W/m·K，价格略低；2.天然石墨导热率为300~1500W/m·K，价格中等；3.人工石墨导热率为700~1900W/m·K，价格较高。
导热材料应能够覆盖温度高的部位，同时延伸到温度低的部分，将热量由温度高的位置传导到温度低的部分；必要时，可以增加导热材料的长度及宽度，大面积的延伸到整机温度低的部位。
使用导热材料时，导热材料应设计在B壳内侧，不可拆卸电池盖内侧，A壳金属面与PCB之间，芯片正上方，LCD铁框背面等位置。
整机温升较高时，应预留使用多层覆盖导热材料的方案，各层导热材料之间应保持一定的高度距离。
导热材料避免设计在电池盖，B壳外侧等位置，以免影响外观，长期使用磨损后导热效果下降。
硬件设计checklist
编号YES NO 不适用备注SA000SA001SA002SA003SA004SA005SA006SA007SB000SB001SB001SB002SC000对于不焊接、选择焊接或可调器件在其附近加文字备注并说明理由在相应位置添加兼容元器件的文字备注SB：器件选型原理图设计Checklist 灰色表示推荐参考的checklist 注明功率电阻，高耐压电容、变压器和保护器件（如压敏电阻，热敏电阻，ESD保护，放电管等）的关键指标和注意事项CHECKLIST要素集SA：文档格式与标注注明关键电路和元器件的重要参数。
如开关电源的频率、电感特性，隔离型DC-DC的隔离电压，晶体振荡器的负载电容，通用模块电路的功耗需求等原理图首页为版本信息说明。
包括版本号、版本修订记录、修订日期、修订人、详细修订内容和页数采用威胜信息通用原理图设计模版标注内容采用统一格式，字体为Courier New，粗体，字号不大于5号对于需要重点测试的关键网络添加测试点，文字备注不得选用已停产、即将停产、上市时间小于一年或供货周期大于八周的元器件物料和器件选型通过元件优选流程高压安规电容选型合理SC：封装不得选用唯一供应商供应的器件，必须有可替代性元器件型号，封装与生产厂家资料一致SC001SC002SD000SD001SD002SD003SD004SD005SD006SD007SD008SD009SD010SD011SD012SD013SD014SD015SD016SD017CPU的核心电源由LDO器件提供复位时，受控电源的电压不大于20%的额定电压值电源回路的电压范围设计合理电源回路各个电压的功率设计合理各类逻辑电平（如CMOS、TTL和LVTTL等）必须匹配CPU I/0、LED、继电器控制信号设计必须考虑芯片上电、复位时的状态电路设计有一定的扩展性器件原理图封装中，电源和地引脚不得隐藏如果硬件设计（或变更）涉及内核驱动设计（或相应变更）（如专用硬件资源分配、I/O功能定义、外部扩展地址分配等），硬件设计人员必须与内核组充分沟通、确认并达成共识。
周立功单片机 XS1-L硬件设计检查文档
XS1-L Hardware Design ChecklistDocument Revision1.3Publication Date: 2011/06/06Copyright©2011XMOS Limited,All Rights Reserved.1IntroductionThis document is intended for use by hardware designers using the XMOS XS1-L family of devices.It is a checklist of items that should be included in all XS1-L designs to ensure correct operation.For further details refer to the relevant device datasheet. 2ChecklistEach of the following sections contains items to check for each design using an XS1-L series device.2.1Ground PadThe centre ground pad for all XS1-L packages is the main device ground and must be connected to circuit ground.Multiple vias should be used from the centre pad to the circuit ground plane to minimise impedance and conduct heat away from the device.2.2Power supply sequencingThe VDDIO(and OTP_VDDIO if present)supply must be within specification(3.0V-3.6V)before the VDD(core)supply is turned on.Specifically,the VDDIO supplies should be within specification before VDD core reaches0.4V.2.3VDD ramp rateThe VDD(core)supply should ramp monotonically(constantly rising)from0V to its final value(0.95V-1.05V)within10ms to ensure correct startup.2.4VDD(core)supply capabilityThe VDD(core)supply should be capable of supplying at least300mA for an L1and 600mA for an L2device assuming they may be operating at full capacity.2.5Power supply decouplingEnsure the design has multiple decoupling capacitors per supply placed close to the relevant supply pins.An example would be a minimum of4x0402or0603size surface mount capacitors of100nF in value,per supply.The ground side of the decoupling capacitors should have as short a path back to the ground pins of the device(mainly the centre pad)as possible.A bulk decoupling capacitor of at least 10uF should be placed on each supply.2.6PLL_AVDDA low passfilter is highly recommended on this pin to avoid noise affecting the internal PLL.An RCfilter is used on the XMOS reference designs with a1uF or100nF ceramic capacitor and a4.7R(L1)or2.2R(L2)resistor.Thefilter(and especially the capacitor)should be placed close to the PLL_AVDD pin.2.7Power on resetThe RST_N and TRST_N pins must be asserted(low)during or after power up.The device should not be used until these resets have taken place.As the errata in the datasheets show,the internal pullups on these two pins can occasionally provide stronger than normal pullup currents.For this reason,an RC type reset circuit is discouraged as behaviour would be unpredictable.A voltage supervisor type reset device is recommended to guarantee a good reset.This also has the benefit of resetting the system should the relevant supply go out of specification.2.8Clock inputThe CLK input pin should be supplied with a clock with monotonic rising edges and low jitter levels.Note that the PCU_CLK pin(only on some packages)must also be supplied with a clock for the device to function correctly,even if the PCU is not being used.The main CLK input can be tied to the PCU_CLK input to satisfy this condition.2.9SPI bootIf booting the device from a SPI Flash,ensure the MODE pins are set correctly(MODE3 =1,MODE2=1)and that the SPI Flash is connected to the correct ports as shown below:Pin Name SPI Signal DescriptionX0D0MISO Data-Master In Slave OutX0D1SS Slave SelectX0D10SCLK ClockX0D11MOSI Data-Master Out Slave InIf code debug via JTAG is required(e.g.code development)then make sure the MODE pins are set to boot from JTAG(i.e.don’t boot anything,wait to have code loaded over JTAG).This condition requires MODE3=0,MODE2=0and can be set with a jumper or similar.2.10USB ULPI ModeThe XS1-L1contains support for connecting to a USB transceiver using the UTMI+ Low Pin Interface(ULPI).When using the XS1-L1with ULPI,the ULPI signals must only be connected to specific ports as shown in the following table.When using ULPI,some ports on the same core are used internally and so are not available for use by user software.These are shown greyed out in the table.The available ports are shown in green.All ports on other cores are unaffected.Note that this limitation only applies when the ULPI is enabled,the greyed out ports can still be used before or after the ULPI is being used.2.11USB ULPI Port Table3Device ConfigurationExample XS1-L designs including schematics and layouts can be found on the XMOS website at:/support/silicon4Related DocumentsInformation about XMOS technology is primarily available from the XMOS website; please see /documentation for the latest documents or click on one of the links below tofind out more information.Document Document referenceXS1-L148TQFP Datasheet xs1-l1-48tqfp-datasheetXS1-L164LQFP Datasheet xs1-l1-64lqfp-datasheetXS1-L1128TQFP Datasheet xs1-l1-128tqfp-datasheetXS1-L2124QFN Datasheet xs1-l2-124qfn-datasheetXS1-L System Specification xsystemlXS1-L Clock Frequency Control Application Note xs1l_clkXS1Port I/O Timing Application Note xs1_port_timingXS1-L Link Performance and Design Guidelines xs1l_linksEstimating Power Consumption For XS1-L Devices xs1l_powerDevice Package User Guide package_user_guide5Document HistoryDate Release Comment2010-04-20 1.0First release2010-04-22 1.1Added ULPI interface information2011-04-26 1.2Added XS1-L1-48TQFP&Device Package User Guide Links 2011-06-06 1.3Added ground pad requirementsCopyright©2011XMOS Limited,All Rights Reserved.XMOS Limited is the owner or licensee of this design,code,or Information(collectively,the“Information”) and is providing it to you“AS IS”with no warranty of any kind,express or implied and shall have no liability in relation to its use.XMOS Limited makes no representation that the Information,or any particular implementation thereof,is or will be free from any claims of infringement and again,shall have no liability in relation to any such claims.XMOS and the XMOS logo are registered trademarks of XMOS Limited in the United Kingdom and other countries,and may not be used without written permission.All other trademarks are property of their respective owners.Where those designations appear in this book,and XMOS was aware of a trademark claim,the designations have been printed with initial capital letters or in all capitals.。
华为硬件pcb设计checklist
附录B （规范性附录）器件间距要求
表B.1
4 BGA外形与其他元器件的间隙≥
5 mm（200 mil）。
5 PLCC表面贴转接插座与其他元器件的间隙≥3 mm（120 mil）。
6 表面贴片连接器与连接器之间应该确保能够检查和返修。
一般连接器引线侧应该留有比连接器高度
大的空间。
7 元件到喷锡铜带（屏蔽罩焊接用）应该2mm(80mil)以上。
8 元件到拼板分离边需大于1mm(40mil)以上。
9 如果B面（焊接面）上贴片元件很多、很密、很小，而插件焊点又不多，建议插件引脚离开贴片元
件焊盘5mm以上，以便可以采用掩模夹具进行局部波峰焊。
注：其中间隙一般指不同元器件焊盘间的间隙，器件体大于焊盘时，指器件体的间隙）
附录C
（规范性附录）
内外层线路及铜箔到板边、非金属化孔壁的尺寸要求
表C.1单位：mm(mil) 板外形要素内层线路及铜箔外层线路及铜箔
距边最小尺寸
一般边≥0.5(20) ≥0.5(20)
导槽边≥1(40) 导轨深+2 拼板分离
边
V槽中心≥1(40) ≥1(40)
邮票孔孔边≥0.5(20) ≥0.5(20)
距非金属化孔壁最小尺寸一般孔0.5(20)（隔离圈）0.3(12)（封孔圈）单板起拔扳手轴孔2(80) 扳手活动区不能布线
附录D
（规范性附录）
PCB布线最小间距
表D.1
要素推荐使用的最小间距甚高密板最小间距（局部、谨慎使
用）
line to pin 0.2mm（8 mil） 0.127mm（5 mil）
附录E
（资料性附录）
丝印字符大小 (参考值)
表E.1。
需求测试的checklist文件(检查表)
是否描述了可接受的折中原则，如健壮性和正确性之间的选择？
13
是否详细说明了(最大)内存容量河(最大)存储容量？
14
是否详细说明了(最大)存储容量？
15
是否详细说明了系统的可维护性，包括适应操作环境变化的能力、与其它软件的接口、精确性、性能和附加的可以预知的性能？
16
有些信息只有到开发时才能获得，是否对这些信息不完全的领域进行描述？
从用户的角度来看，是否描述了对所有必要操作的预计响应时间？
7
是否对时间方面问题进行考虑，如处理时间、数据传输和系统的吞吐量？
8
是否描述用户想要完成的所有(主要)任务？
9
是否每个任务都描述了所使用的数据及产生的数据？
10
是否描述了安全级别？
11
是否描述了系统的可靠性，包括软件产生故障的后果、故障后重要数据的保护、错误检满意？是否有些部分不可能实现，但为了取悦客户或上司而放在需求之中？
18
是否用用户语言,站在用户角度上来写需求？用户这样认为吗？
19
是否所有的需求都避免与其它的需求发生冲突？
20
需求是否避免了对设计的详细说明？
21
对需求的描述是否一致？是否有的需求说明很详细，有的需求说明很粗？
22
需求是否足够清晰，以至可以转交给一个独立小组来实现，并能够被理解？
23
每个条款都是描述问题及解决问题吗？每个条款都能被追溯到问题的源泉？
24
每个需求是可测试的吗？是否可以通过独立的测试来决定需求是否被满足？
25
对需求的变更描述是否包括变更发生的可能性？
序号
内容
满足/正确
问题描述
1
是否描述系统的所有输入，包括输入源、准确性、取值范围和出现频率？
数通产品硬件巡检checklist
一个并紧螺母，向机柜底部并紧，二个并紧螺母时，上下各一个。
机柜的结构附件安装正确可靠。
机柜的活动附件动作正常。
门、门锁等开关顺畅。
机柜其他连接螺栓全部安装正确可靠，平垫、弹垫安装顺序正确。
整行机架表面应在同一平面上，排列紧密整齐。
四、电源线、地线、蓄电池、分线盒
检查内容
检查方法
说明
需整改局点
公司配发分线盒、蓄电池等电源设备安装的位置应符合工程设计文件。
电源线、地线电缆走线路由应与工程设计文件相符，便于维护扩容。
设备的电源线、地线等连接正确可靠。
正确安装公司配发防雷箱。防雷箱到设备的交流电源线保留5－10m，多余部分可以盘绕。
数通产品硬件巡检checklist
一、机架（机箱）安装
检查内容
检查方法
检查结果
是否需整改
设备（机箱）安装位置符合工程设计文件。
机架（机箱）固定可靠，符合工程设计文件的抗震要求。
公司配发的支架（支脚压板）与地面、地板托与导轨间等处应按规范安装绝缘配件，保证绝缘。客户自制底座安装符合客户要求。
每个支架（支脚）与地面固定的所有膨胀螺栓应正确安装紧固，绝缘垫、大平垫、弹垫、螺母（螺栓）的安装顺序正确，且支架（支脚）的安装孔与膨胀螺栓配合应良好。
信号电缆在机柜内的走线路由正确。
参考安装手册。
尾纤机柜外布放时，采取保护措施，如须加保护套管或槽道等。
保护套管应进入机柜内部，进入机柜内部的长度不宜超过10CM，且套管应绑扎固定。
尾纤保护套管切口应光滑，否则要用绝缘胶布等做防割处理。
尾纤布放：
1、布放尾纤时拐弯处不应过紧或相互缠绕，成对尾纤要理顺绑扎，且绑扎力度适宜，不能有扎痕。
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（2000V）4级（4000V）
差摸：1级（0V）2级（500V）3级
（1000V）共摸：1级（0V）2级
（1000V）3级（2500V）
差摸：1级（0V）2级（500V）3级
（1000V）共摸：1级（0V）2级
（1000V）3级（2500V）
设备工艺 限制要求
贴片机
回流焊 BGA返
修台
可贴片PCB的尺寸范围
均值/最大值：3.0/9.0mg/m3
300mg/m3 2mg/m2·h 350mg/(m3d)
GB/T 2423.2-2001 电工电子产品环境 试验 第2部分 试验方法 试验A 低温 严酷等级：-65±3℃、-55±3℃、-40 ±3℃、-25±3℃、-10±3℃、 -5±3℃、5±3℃ 持续时间：2h、16h、72h、96h GB/T 2423.2-2001 电工电子产品环境 试验 第2部分 试验方法 试验B 高温 严酷等级：30±3℃、40±3℃、55±3 ℃、70±3℃、85±3℃、100±3℃、 125±3℃、155±3℃、175±3℃、200 ±3℃ GB/T 2423.4-1993 电工电子产品基本 环境试验规程 试验Db 交变湿热试验方 法 严酷等级：a.高温温度：40℃，试验 周期：2，6，12，21，56 d;b.高温温 度：55℃，试验周期：1，2，6 d DL/T 478-2001 静态继电保护及安全自 动装置 通用技术条件
1.静电放电ESD
空气放电 3级 接触放电 3级
2.快速瞬变脉冲
耦合到电源 线
3级
群EFT
EFT信号耦合 端口
3级
3.射频电磁场辐 射抗扰度
3级
4.雷击浪涌
耦合到电源 线
3级
EFT信号耦合 端口
3级
5.射频电磁场传 导抗扰度CS
3级
6.工频磁场抗扰 度PFMF
3级
7.脉冲磁场抗扰 度SURGE MF
对单板器件在传送边上禁布区 尺寸要求
对器件重量要求 对器件尺寸的要求 对器件高度的要求 对PCBA重量的要求 可通过的PCB尺寸（最大、最
小）
是否可以焊接双面板 回流炉轨道宽度是否可调 回流炉是否满足无铅焊接要求 对单板器件在传送边上禁布区
尺寸要求
N Y 5mm
<35g 50*45 高度小于 25mm ＜1Kｇ 50~450
最小电气间 隙
1.5mm
最小爬电距 离
2.5mm
着火危险防护
元件过热引燃、飞弧漏电引燃
静电防护
可靠接地
安全标示
符合GB16836-2003中5.7规定
绝缘电阻
介电强度
动热稳定电流
单板抗电强度 电源系统有过载
和短路保护 直接出户的信号
线防雷要求： 室内长度30m以 内信号互连线防
雷要求 室内长度超过 30m信号互连线 防雷要求：
等级范围(0 ,30 ,300 ,1000 ) 等级范围(0.01 ,2 ,5 ,15)(mg/m2· h)
非稳态振动（包 括冲击）
70m/s2
机械环 境参数
稳态振动
周期性（正 弦）振动
10-55hz/0.35mm/20min
自由跌落
非周期性 （随机）振
加速度频谱密度:10m2/s3
500mm
外物的碰撞
EFT信号耦合端口：1级（250V）2级
（500V）3级（1000V）4级（2000V）
1级：1V/m，2级：3V/m，3级：10V/m，
最高3级，更高级待定
频率范围80~1000MHZ
耦合到电源线：1级（500V）2级
（1000V）3级（2000V）4级（4000V）
EFT信号耦合端口：1级（250V）2级
70*80~300*400
可贴片的最小IC间距 可贴片的最小分立器件尺寸
可贴片的最小SMD间距 最大可贴片IC尺寸
是否有柱形元件贴片能力
0.5mm 402 0.35mm 45*45*25mm N
是否有管式料震动FEEDER Y
是否有贴装BGA器件的能力 Y
是否有贴装CSP器件的能力 是否可以贴片双面板
GB 4798.1-1986; 电工电子产品应用环 境条件 贮存
有
无 不考虑 有滴水
有
正弦稳态振动 0.1（OCT） 0.1(m/s2) 5-100(Hz) X/Y/Z 90分钟
商业运输（铁路、汽车、轮船和飞机）
15 - 100（100 - 500）
0.1（0.25）
GB T 4798.2-1996 电工电子产品应用 环境条件 运输
参考 GB17124
温度变化
1℃/min
DL/T 478-2001 静态继电保护及安全自 动装置 通用技术条件
低温
高温
交变湿热 防雨 湿度 压力
压力变化 环境介质的运动
降水 辐射 水（不包括雨） 生物作用物质
化学作用物质
机械活性粒子
空气的运动 雨 冰雹
雪（静负 太阳辐射 热辐射 离子辐射
滴水 溅水 喷水 淋水 植物
10000小时
平均故障间隔时 间
MTBF
10000小时
致命性故障间的 运行时间
MTBCF
20000小时
翻新间隔期限
time betwee noverhauls)
20000小时
总寿命
total life 150000小时
1.0%
ＩＰ防护等级
IP20
额定绝缘电 压
250V
绝缘配合
额定冲击电 压
2500V
碰撞能量 2J
滚动和倾斜
±10℃ 6s
Hale Waihona Puke 电应力 环境条件稳态力
上下电次数 是否需要带电拨
插
稳态加速度 静负荷
6m/s2 6kPa 30000次
需要
GB/T 2423.10-1995 电工电子产品环 境试验 第2部分 试验方法 试验Fc和 导则 振动(正弦) 振动试验的严酷等级由三个参数共同确 定，即频率范围、振动幅值和耐久试验 的持续时间
方向 持续时间
振动来源
频率范围 扫动率（8频程/
分钟） 带包装运输符合
标准 ： 温度： 太阳辐射
温度变化：
湿度（伴有急剧 温度变化）： 气压 热辐射 周围空气运动 降雨强度
带包装要求能够 满足以下跌落条
件
不带包装要求能 够满足以下跌落
条件
质量 跌落高度
质量 跌落高度
无
-40 ℃ ～＋70 ℃
0.5℃/min 相对湿度： 10％RH～100％RH，绝对湿度每 立方米空气含水少于29克 70kPa～106kPa （70kPa相当于海拔3000m ； 不包括矿井情况） 600W/m2 (不允许露天存放) 有热辐射条件，如附近有发热设备 30m/s 有
GB/T4798.2-1996 2K4/2B2/2C2/2S2/2M3
-40℃ ～＋70 ℃ 1120W/m2
-40℃ /＋23 ℃，70℃ /＋23 ℃两种温度 直接移动
-40℃ / ＋30 ℃ 95％RH
70kPa～106kPa 600W/m2
20m/s 6mm/min （短期） < 450 (kg)
GB T 2423.8-1995 电工电子产品环境 试验 第2部分 试验方法 试验Ed 自由 GB 2423.6-1995 电工电子产品环境试 验 第2部分 试验方法 试验Eb和导则
对环境 影响
材料
尽可能少用对环境有影响的材料，若在设备采 用对环境有影响的材料，在产品说明书需明确 给出回收处理意见。如蓄电池。
3级
差摸
3级
8.阻尼振荡波磁
场抗扰度
共摸
3级
9.电压暂降与瞬 断抗扰度
10.衰减振荡抗 扰度
差摸 共摸
跌落至0 3级 3级
11.脉冲群干扰
1MHz脉冲群 3级
100kHz脉冲 群
3级
可印刷的PCB尺寸范围
可安装的钢网尺寸范围 可印刷的最小IC间距(mm)
是否可以印刷双面板 对单板器件在传送边上禁布区
（500V）3级（1000V）4级（2000V）
1级：1V/m，2级：3V/m，3级：10V/m，
最高3级，更高级待定
频率范围80~1000MHZ
1、2、3、4、5级对应1、3、10、30、
100A/M
1、2级暂未规定，3、4、5级对应100、
300、1000A/m
差摸：1级（250V）2级（500V）3级
动物
盐雾 二氧化硫SO2 硫化氢H2S
氯Cl2 氯化氢HCl 氟化氢HF
氨NH3 臭氧 氮的氧化物 （用二氧化 氮表示） 沙
尘
泥浆
-40±3℃/16h
85±3℃/16h
严酷等级：a 高温40℃ 实验周期：6d
无 相对湿度： 5％RH～90％RH， 绝对湿度每立 方米空气含水少于29克 70kPa～106kPa （70kPa相当于海拔3000m ； 不包括矿井情况） 0.1KPa/s 5m/s 无 无 无 无 有 无 有 有 有 有 存在霉菌、真菌等 存在啮齿动物（如老鼠）等，电缆需要保护， 机柜开孔要小。 有 均值/最大值：5.0/10mg/m3 均值/最大值：3.0/10mg/m3 均值/最大值：0.3/1.0mg/m3 均值/最大值：1.0/5.0mg/m3 均值/最大值：0.1/2.0mg/m3 均值/最大值：10/35mg/m3 均值/最大值：0.1/0.3mg/m3
（1000V）
1MHz和100KHz，最高级别3级 共摸：1级（500V）2级（1000V）3级
（2500V）
1MHz和100KHz，最
高级别3级