8-1并行存储器

8.1.2 多模块存储器
基本思想： 并行设置多个存储模块，在一个存取周期内，多个存储 模块同时存取多个字以提高整体速度。
AB 分类：单体多字和多体单字两种方式。 单体多字存储器 地址寄存器
译码器 只有一套 地址寄存 器和地址 译码器 有N个容 量相同的 存储模块, 字长扩大 N倍 M0 M1 MN－1
屏蔽寄存器M N－1 N－1
输入检索寄存器 0
0 N－1 比较器
m-1
地 址 寄 存 器
0
地 址 译 码 器
2 －1
m
0 2m×N 存储体
0
N－1 数据寄存器
m 字 2 －1 匹 配 寄 存 器 0
0
9ቤተ መጻሕፍቲ ባይዱ
8.1.3 相联存储器（续）
比较器。包括
位比较器：每一位有一个，数 量大，共 2m×N 个。 字比较器：每一个字有一个， 共2m个。
…
…
字匹配寄存器
字比较器
字匹配寄存器：
记录比较结果。 2m位，每一位对应一个存储单 元（即字），存放相应字比较器 的输出，若某一位为1（字比较 相等），启动对应的存储单元将 其内容送入数据寄存器 屏蔽：为“1”表示该位不参与比较， 导致输出始终为1（即比较相等）
位比较器
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第8章 存储体系
8.1 并行存储器
除了选择高速器件之外，并行读写是提高存储器性 能的一个有效手段之一。 基本思想： 通过重复设置硬件为代价，实现并行存取来换取速 度的提高。 分类：
双端口存储器 多模块存储器 相联存储器
2
8.1.1 双端口存储器
AB
MAR MDR
译码器
存 储 体
译码器
MAR3 3 7
K
K+1
K+2
K+3
MDR0
MDR1
MDR2
MDR3
5
8.1.2 多模块存储器(续)
重叠访问：
当访问连续的地址单元时，有效存储周期缩小到每个模块 存储周期的1/N（N是模块数）。各模块的访问周期重叠。
4模块重叠访问示意图：
存储器周期 0块 1块 2块 3块 CPU周 期
6
8.1.2 多模块存储器(续)
例. 设有8个模块组成的8体存储器结构，每个模块 的存取周期为400ns，存储字长为32位。数据总线宽 度为32位，总线传输周期为50ns，求交叉存储的存储 器带宽。 解：8体存储器的总信息量 =32位×8 = 256位。 连续读出8个字所花费的总时间： t = 400ns + (8-1)×50ns = 750ns 交叉存储器的带宽 = 256/(7.5×10-7) = 34×107 bps
MAR
AB
DB
DB
MDR
CB
仲裁、读写逻辑
CB
基本思想：
有两个访问端口，可以 “同时”接受来自两方面的访 问内存请求，从而实现并行。
对任何一方来说，不需要考虑 另一方的存在。
仲裁逻辑：
当两个端口试图在同一时间 内访问同一地址单元时，由仲 裁逻辑决定首先为哪一方服务 3
对用户透明：
两个访问端口独立工作，
7
8.1.3 相联存储器CAM
按内容查找
常规存储器：地址内容 相联存储器：内容地址 CAM (Content Addressable Memory)
随机访问：
按指定内容一次找出其所在位置，与位置无关，时间相同。
8
8.1.3 相联存储器（续）
相联存储器结构框图： 提供常规的按 地址查找。 相联存储 器的关键
(N*W位)
DB
4
8.1.2 多模块存储器(续)
多体单字交叉存取方式
多个模块有各 自独立的MAR 和MDR, 可以 同时工作
系统需要的字 长是一个模块 的字长 交叉编址： 连续的地址 被分布在不 同的模块中
数据总线 2 MAR 模块内地址 1 模块号 0
MAR0 0 4
MAR1 1 5
MAR2 2 6