交叉存储器
第三章 存储系统练习题(答案)
24、下列因素中，与Cache的命中率无 关的是 (A) 。 A. 主存的存取时间； B. 块的大小； C. Cache的组织方式； D. Cache的容量。
25、在Cache的地址映射中，若主存中的 任意一块均可映射到Cache内的任意一行 的位置上，则这种方法称为 (A) 。 A.全相联映射； B.直接映射； C.组相联映射； D.混合映射。
38、组成2M × 8bit的内存，可以使用 ( C) 。 A. 1M × 8bit进行并联 ； B. 1M × 4bit 进行串联； C. 2M × 4bit 进行并联； D. 2M × 4bit 进行串联。 39、RAM芯片串联时可以 (B) 。 A. 增加存储器字长； B. 增加存储单元数量； C. 提高存储器速度； D. 降低存储器的平均价格。
I/O3~I/O0
…
……ຫໍສະໝຸດ 第5题图 4片2114的连接
（1）图示的连接组成了几部 分存储区域？共有多大的存储容量？ 字长是多少？ 【解答】 图中组成了两部分存储区域； 容量为2K × 8，即字长8位。 （2）写出每部分存储区域的地址范围。 【解答】 第1、2片2114地址范围是—— FC00H~FFFFH（A15~A10=111111）； 第3、4片2114地址范围是—— 7C00H~7FFFH（A15~A10=011111）。
27、下列说法中正确的是 ( C ) 。 A. 虚拟存储器技术提高了计算机的速度； B. 若主存由两部分组成，容量分别为2n和 2m，则主存地址共需要n+m位； C. 闪存是一种高密度、非易失性的读/写 半导体存储器； D. 存取时间是指连续两次读操作所需最 小时间间隔。
28、下列说法中正确的是 (C) 。 A. 半导体RAM信息可读可写，且断电后 仍能保持记忆； B. 半导体DRAM是易失性的，而SRAM则 不是； C. SRAM只有在电源不掉的时候，所存信 息是不易失的。 29、通常计算机的内存储器可采用 ( A ) 。 A. RAM和ROM； B. ROM； C. RAM。
L6S2 多模块交叉存储器
4
3 字
2 1 模块 M2 2 6 10 14 18 22 26 30
0
M1 1 5 9 13 17 21 25 29 数据总线
M3 3 7 11 15 19 23 27 31
计算机组成与系统结构
存储系统
存储系统
单击此处编辑母版标题样式 由于采用交叉存储编址， 单击此处编辑母版文本样式 对于任何CPU读写访问或与外设DMA传送，只要是对主存 第二级 连续字的成块传送，就可以实现多模块流水式并行存取， 第三级 亦即使多个模块在任一时刻同时并行工作，大大提高存 储器的带宽
主存地址的高n位表示模块号，其模块号为 0,1,2,…,2n-1，共2n个，译码后从2n个模块中选中一 个模块 主存地址的低m位表示块内地址，m位译码后，选定模
块中的一个具体的存储字单元
计算机组成与系统结构 存储系统
单击此处编辑母版标题样式
单击此处编辑母版文本样式 在一个模块内，程序从低位地址连 第二级 续存放 第三级 当CPU执行对主存连续单元的读写
存储器数据寄存器（MDR）和读写电路，使每个模块 都能独立进行读写操作
在任一给定时刻对几个模块同时执行读或写操作，从而
提高整个主存的平均存取时间
两种地址分配方案：顺序方式和交叉方式
计算机组成与系统结构 存储系统
单击此处编辑母版标题样式 1）顺序方式
单击此处编辑母版文本样式 在常规的主存储器设计中，访问地址采用顺序方式 第二级 演示动画 CPU第三级 送来的主存地址被分成高n位和低m位
0 1 2 3
计算机组成与系统结构
存储系统
单击此处编辑母版标题样式 借由交叉存储方式，可实现对连续字成块传送的多模块流水 单击此处编辑母版文本样式 式并行存取 第二级 CPU同时访问4个模块，由存储器控制部件控制它们分时 第三级 使用数据总线进行信息传递 对每一个存储器模块而言，从CPU给出访存命令直到读出 信息仍然使用一个存取周期时间 但对CPU而言，它可以在一个存取周期内连续访问4个模 块，各模块的读写过程重叠进行
计算机学科专业基础综合组成原理-17
计算机学科专业基础综合组成原理-17(总分：100.00，做题时间：90分钟)一、单项选择题(总题数：22，分数：40.00)1.某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址。
现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是______。
（分数：1.00）A.1、15B.2、15C.1、30D.2、30 √解析：[解析] 首先确定ROM的个数，ROM区为4KB，选用2K×8位的ROM芯片，需要(4K×8)/(2K×8)=2片，采用字扩展方式；60KB的RAM区，选用4K×4位的RAM芯片，需要(60K×S)/(4K×4)=30片，采用字和位同时扩展方式。
2.假定用若干个2K×4位的芯片组成一个8K×8位的存储器，则地址081FH所在芯片的最小地址是______。
（分数：1.00）A.0000HB.0600HC.0700HD.0800H √解析：[解析] 用2K×4位的芯片组成一个8K×8位存储器，每行中所需芯片数为2，每列中所需芯片数为4，各行芯片的地址分配如下：第一行(2个芯片并联)0000H～07FFH第二行(2个芯片并联)0800H～0FFFH第三行(2个芯片并联)1000H～17FFH第四行(2个芯片并联)1800H～1FFFH可知，地址081FH在第二行，且所在芯片的最小地址为0800H。
3.某存储器容量为64KB，按字节编址，地址4000H～5FFFH位ROM区，其余为RAM区。
若采用8K×4位的SRAM芯片进行设计，则需要该芯片的数量是______。
（分数：1.00）A.7B.8C.14 √D.16解析：[解析] 5FFF-4000+1=2000H，即ROM区容量为：2 13 B=8KB(2000H=2*16 3 =2 13 )，RAM区容量为56KB(64KB-8KB=56KB)。
多体交叉存储器名词解释
多体交叉存储器名词解释
多体交叉存储器（MIMD，Multiple Instruction Multiple Data）是一种并行计算体系结构，它包含多个处理器核心和共享的存储器系统。
在多体交叉存储器中，每个处理器核心都可以独立地执行不同的指令和数据，并且可以同时进行多个任务。
这意味着每个处理器核心都可以独立地访问内存中的数据，并以不同的速度和方式执行任务。
多体交叉存储器的存储器系统是共享的，这意味着所有的处理器核心都可以访问相同的内存地址。
这样，处理器核心之间可以通过读取和写入共享存储器来进行通信和同步。
多体交叉存储器被广泛应用于高性能计算领域，例如大规模科学计算、数据分析和人工智能等。
它可以充分利用并行处理的优势，提供更高的计算性能和效率。
第三章 存储系统(4)-并行存储器和多模块交叉(1)
3.5 并行存储器
相联存储器
原理：按内容存取的存储器，可以选择记录 （关键字）的一个字段作为地址 组成：见下一页图 主要用途：在虚拟存储器中存放段表、页表和 快表，也可以作Cache的行地址
3.5 并行存储器
3.5 并行存储器
由于CPU和主存储器之间在速度上是不匹 配的，这种情况便成为限制高速计算机设计 的主要问题。为了提高CPU和主存之间的数 据传输率，除了主存采用更高速的技术来缩 短读出时间外，还可以采用并行技术的存储 器。
空间并行技术 时间并行技术
双端口存储器 多模块交叉存储器
3.5 并行存储器
3.5 并行存储器
两个独立端 口各拥有？
该SRAM容 量大小为？
3.5 并行存储器
2、无冲突读写控制
当两个端口的地址不相同时，在两个端口上进行读写操 作，一定不会发生冲突。当任一端口被选中驱动时，就可 对整个存储器进行存取，每一个端口都有自己的片选控制 (CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平 有效)打开输出驱动器，由存储矩阵读出的数据就出现在 I/O线上。
3.5 并行存储器
假设有n个存储体，每个存储体的容量为m个存 储单元 顺序方式：
log
n 2
log
m 2
片选，存储体 选择
每个存储体内 的地址
3.5 并行存储器
1、顺序方式 [例]M0－M3共四个模块，则每模块8字。 顺序方式： M0：0—7 M1：8－15 M2：16－23 M3：24－31 5位地址组织如下： X X X X X 高位选模块，低位选块内地址 特点：某个模块进行存取时，其他模块不工作，优点是某 一模块出现故障时，其他模块可以照常工作，通过增添模 块来扩充存储器容量比较方便。缺点是各模块串行工作， 存储器的带宽受到了限制。
计算机原理4.6多体交叉存储器
计算机原理4.6多体交叉存储器
1、多体交叉存储器的提出背景
其基本思想是在不提⾼存储器效率、不扩展数据通路位数的前提下，通过存储芯⽚的交叉组织，提⾼cpu单位时间内访问的数据量，从⽽缓解快速的cpu与慢速的主存之间的速度差异
2、⾼位多体交叉存储器的组织⽅式
数据组织特点：相邻地址的数据处于同⼀存储体
⼀个地址寄存器
多模块串⾏（局部性原理）
性能⽆提升
扩充容量⽅便
3、低位多体交叉存储器的组织⽅式
数据组织特点：相邻地址处于不同存储体中
每个存储体均需地址寄存器
多模块并⾏（局部性原理）
性能提升
扩充容量也⽅便
4、低位多体交叉存储器的性能分析。
Lecture 13 多体交叉存储器
1解：
指令
8 7
（1）在四体交叉存储器中 取6条指令的时间=2T， 重 复 执 行 80 次 的 时 间 =80×2T=160T。 （2）在四体交叉存储器中 取8条指令的时间=2T， 重 复 执 行 60 次 的 时 间 =60×2T=120T。
所以第一种情况的运行的 时间大于第二种情况的运 行的时间。
例
在一个具有八模块交叉的存储器中，如果处理器的访
存地址为以下八进制。求该存储器比单体存储器的
平均访问速率提高多少？（忽略初启时的延迟）
（1）10018、10028、10038、…… 11008
（2）10028、10048、10068、…… 12008
解：设存储器的访问周期为T，总线传送周期为t (一般t=T/m, m为模块数)。
n－1
2n－1
模块号
…
…
…
…
3n－1 地址译码 体内地址
…
4n－1
…
多模块交叉存储器
顺序方式的特点
顺序访问地址连续的存储单元时(局部性原理)，只 能单个模块工作，其他模块不工作（串行工作） 某一模块出现故障时，其他模块可以照常工作； 通过增添模块来扩充存储器容量比较方便。 各模块串行工作，存储器的带宽受到了限制。
2 解：设存储器的访问周期为T。 （1）八体低位多体交叉的存储器访问的情况如下： 1003、1006、1011、1014、1017、1022、1025、1030所需时间 = T ；
1033、1036、1041、1044、1047、1052、1055、1060所需时间 = T
1063、1066、1071、1074、1077、1102、1105、1110所需时间 = T 1113、1116、1121、1124、1127、1132、1135、1140所需时间 = T
计算机组成原理-第3章_存储系统
存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片 上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址 和数据信号不能变化；为了保证CS和WE变为无效前能把数据 可靠的写入，数据必须提前一段时间在数据总线上稳定存在； 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储 元的信息被送到I/O与I/O线上， I/O与I/O线接上一个 差动读出放大器，从其电流方向，可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部，看其 有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯 片的容量。
计算机组成原理名词解释+问答
计算机系统：是一个由硬件和软件组成的复杂系统硬件：指构成计算机的物理实体软件：计算机程序、过程、规则及与这些程序、过程、规则有关的文档，以及从属于计算机系统运行的数据存储程序：计算机的用途和硬件完全分离。
硬件采用固定逻辑提供某些固定不变的功能。
通过编制不同的过程来满足不同用户对计算机的应用需求主机：将一系列硬件都安装在一个机箱内部的机架上，机箱及其上硬件被统称为主机虚拟机：通过解释和翻译，使用户在使用计算机时仅看到软件界面而不必了解计算机内部的结构和工作原理主存储器：主板上可以被处理器直接访问的存储器。
断电或关机后其上的数据会消失辅助存储器：在计算机系统断电或关机后不会令存储在其中的信息消失的存储介质透明性：下一层机器的属性在上一层机器的程序员看来是透明的；计算机系统中客观上存在的事务或属性，从某个角度去看好像是不存在的吞吐率：指计算机系统在单位时间内完成的任务数响应时间：指用户在输入命令或数据后到得到第一个结果的时间间隔软件兼容性：分为向上（下）兼容和向前（后）兼容。
向上（下）兼容：为某档机器编制的软件，不加修改就可以正确运行在比它更高（低）档的机器上。
向前（后）兼容：为某个时期投入市场的某种型号机器编制的软件，不加修改就可以正确运行在比它早（晚）投入市场的相同型号机器上可伸缩性：指一个计算机系统能够在保持软件兼容性的同时，不仅可以通过向上扩展性能和功能，还能通过向下收缩来降低价格C/S模式：客户机与服务器结构。
网络上的计算机根据所担当角色不同被分为客户机或服务器。
客户机提出请求，接受结果不做太多运算，服务器接受请求，进行处理并返回结果。
计算机体系结构：程序员所看到的机器属性，即机器的概念性结构和功能特性计算机组成：计算机结构的逻辑实现，一种计算机体系结构可由多种不同的计算机组成计算机实现：计算机体系结构的物理实现，一种计算机组成可由多种不同的计算机实现，是计算机体系结构和组成的基础主存：又称内存，是CPU能直接寻址的存储空间辅存：又称外存，CPU不直接访问的存储器相关联存储器：也称按内容访问的存储器，是通过存储内容的片段来访问的存储器易失性：在电源关闭时不能保存数据的性质随机访问的存储器：分静态RAM（SRAM）和动态RAM（DRAM）两种，周期均等顺讯访问存储器：存储单元的访问周期随其地址的增大而增加的存储器访问时间Ta：指从一个读（写）存储器开始到存储器发出完成信号的时间间隔访问周期Ta：指从一个读（写）存储器操作开始到下一个存储器操作能够开始的最小时间间隔双口RAM：是在一个SRAM存储器上具有两套完全独立的数据线，地址线和读写控制线，并允许两个独立的系统同时对该存储器进行随机性访问存储器访问的局部性原理：对一小块聚集的指令或数据的访问只会持续一段时间。
计算机组成原理第四章存储系统(二)(含答案)
第四章存储系统（二）4.6 多体交叉存储器随堂测验1、一个4体并行低位交叉存储器，每个模块的容量是64K×32位，存取周期为200ns，假定四个存储可以连续访问，以下说法中，（）是正确的。
（单选)A、在连续工作一段时间后，200ns内储器向CPU提供256位二进制信息B、连续工作一段时间后，200ns内存储器向CPU提供128位二进制信息C、在连续工作一段时间后，200ns存储器向CPU提供32位二进制信息D、以上答案都不正确2、下列关于多体交叉存储器的描述中，正确的是（）（多选）A、通过并行访问提高存储系统的访问速率B、通过增加数据总线的位数提高存储系统访问速率C、通过提高存储单体的速率提高存储系统的访问速率D、实现对不同存储单体数据的并行访问对数据的分布有要求3、为了通过交叉访问提高存储系的访问速率，必须满足下列条件（）（多选）A、采用低位地址交叉B、采用高位地址交叉C、满足局部性原理D、采用最优调度算法4、下图为能实现并行访问的多体交叉存储系统示意图。
设存储单体的存储周期为T1、存储系统的周期为T2、总线的传输周期为t . 下列描述中正确的是（）（多选）A、是高位多体交叉B、是低位多体交叉C、T1=T2D、CPU连续并行访问m个字的总时间为T1 + (m -1)t4.7 Cache的基本原理随堂测验1、为实现Cache地址映射，需要将来自CPU的物理地址根据映射方式进行不同划分，下列描述中错误的是（）（单选）A、全相联映射方式下，将地址划分为主存块地址和块内偏移地址两部分B、直接相联映射方式下，根据Cache大小将地址划分为标记（Tag）、索引(Index)和块内偏移地址三部分。
其中Index指向Cache特定行位置C、组相联映射方式下，根据Cache 分组数大小将地址划分为标记（Tag）、索引(Index)和块内偏移地址三部分。
其中Index指向Cache特定组位置D、K路组相联是指CHCHE被分成K组2、下列关于Cache的描述中正确的是（）（多选）A、缓解快速CPU与慢速主存之间的速度差异B、实现Cache目标的理论基础是局部性原理C、在存储体系中，Cache处于CPU和主存之间D、Cache的写穿策略是指CPU写Cache的同时也把数据写入主存3、下列关于Cache结构的描述中正确的是（) （多选）A、标记存储体存放从主存地址中剥离出的标记(Tag)B、数据存储体存放与主存交换的数据C、有效位(Valid)用于判断Cache的数据是否有效D、脏位(Dirty)用于判断主存的相关数据是否有效4、下列属于协助Cache工作所需的部件或功能是（）（多选）A、相联存储器B、调度替换算法C、脏位和有效位比较电路D、标记比较电路4.8 相联存储器随堂测验1、相联存储器是一种按内容访问的存储器,这里的"内容"是指（）（单选）A、所访问的数据B、主存地址C、从主存地址中分离出的标记(Tag)D、从主存地址中分离出来的索引(Index)2、下列关于相联存储器的描述中，正确的是（）（单选）A、在实现技术相同的情况下，容量较小的相联存储器，速度较快B、相联存储器结构简单，与静态存储器的访问方式基本相同C、为提高查找速度，相联存储器的存储体应采用动态存储单元D、访问相联存储器时既需要内容，也需要地址3、下列关于相联存储器的描述中，正确的是（）（多选）A、按地址进行并行访问B、对访问的内容进行并行比较C、按关键字实现快速查找D、相联存储器中存放的是主存数据的副本4.9 Cache地址映射与变换方法随堂测验1、某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。
《计算机组成原理》名词解释
摩尔定律：对集成电路上可容纳的晶体管数目、性能和价格等发展趋势的预测，其主要内容是：成集电路上可容纳的晶体管数量每18个月翻一番，性能将提高一倍，而其价格将降低一半。
主存: 计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取。
控制器：计算机的指挥中心，它使计算机各部件自动协调地工作。
时钟周期：时钟周期是时钟频率的倒数，也称为节拍周期或T周期，是处理操作最基本的时间单位。
多核处理器：多核处理器是指在一枚处理器中集成两个或多个完整的计算引擎(内核)。
字长：运算器一次运算处理的二进制位数。
存储容量: 存储器中可存二进制信息的总量。
CPI：指执行每条指令所需要的平均时钟周期数。
MIPS：用每秒钟执行完成的指令数量作为衡量计算机性能的一个指标，该指标以每秒钟完成的百万指令数作为单位。
CPU时间：计算某个任务时CPU实际消耗的时间，也即CPU真正花费在某程序上的时间。
计算机系统的层次结构：计算机系统的层次结构由多级构成，一般分成5级，由低到高分别是：微程序设计级，机器语言级，操作系统级，汇编语言级，高级语言级。
基准测试程序：把应用程序中使用频度最高的那那些核心程序作为评价计算机性能的标准程序。
软/硬件功能的等价性：从逻辑功能的角度来看，硬件和软件在完成某项功能上是相同的，称为软/硬件功能是等价的，如浮点运算既可以由软件实现，也可以由专门的硬件实现。
固件：是一种软件的固化，其目的是为了加快软件的执行速度。
可靠性：可靠性是指系统或产品在规定的条件和规定的时间内，完成规定功能的能力。
产品可靠性定义的要素是三个“规定”：“规定条件”、“规定时间”和“规定功能”。
MTTF：平均无故障时间，指系统自使用以来到第一次出故障的时间间隔的期望值。
MTTR：系统的平均修复时间。
MTBF：平均故障间隔时间，指相邻两次故障之间的平均工作时间。
可用性：指系统在任意时刻可使用的概率，可根据MTTF、MTTR和MTBF等指标计算处系统的可用性。
交叉存储器原理
交叉存储器原理
交叉存储器（Cross Store Memory）是指将多个存储设备连接在一起，使它们之间进行数据交换的技术。
通常来说，多个存储设备表示一个逻辑存储器，这样在一个系统上就可以实现大容量的存储空间。
交叉存储器系统将多个物理存储设备划分成一系列交叉存储段，并且分配给多个计算机或其它传输设备使用。
这样，计算机就可以同时访问不同的存储段，从而共享数据。
交叉存储器的最大优点在于，它可以有效地利用多个存储设备的容量，成倍地提高系统的存储空间，从而节省空间开销。
多体交叉存储器
多体交叉编址
地址的模4交叉编址
模体 M0 M1 M2 M3 地址编址序列 0,4,8,…,4j+0,… 1,5,9,…,4j+1,… 2,6,10,…,4j+2,… 3,7,11,…,4j+3,… 对应二进制地址最低二位 00 01 10 11
重叠与交叉存取控制
多体交叉模块的访问方式：
同时访问：所有模块同时启动一次存储周期，相 对各自的数据寄存器并行地读出或写入信息 交叉访问：M个模块按一定的顺序轮流启动各自 的访问周期，启动两个相邻模块的最小时间间隔 等于单模块访问周期的1/M，
同时访问多个存储模块能一次提供多个数据 或多条指令。
多交叉访问存储器工作时间
可以看出，就每一存储模块本身来说，对它的连 续两次访问时间间隔仍等于单模块访问周期。
多体交叉存储器
编址方式 重叠与交叉存取控制
编址方式
计算机中大容量的主存，可由多个存储体组 成，每个体都具有自己的读写线路、地址寄 存器和数据寄存器，称为“存储模块”。 如果在M个模块上交叉编址（M=2m），则 称为模M交叉编址。 设存储器包括M个模块，每个模块的容量为 L，各存储模块进行低位交叉编址，连续的 地址分布在相邻的模块中。 第i个模块Mi的地址编号=Mj+i 其中，j=0,1,2,…,L-1 i=0,1,2,…,M-1
动态RAM和多体交叉存储器.ppt
D7~D4 D3~D0 A10~A0
WE*
4# CS*
D7~D4 A10~A0
WE*
3# CS
D3~D0 A10~A0
WE*
2# CS*
D7~D4 A10~A0
WE*
1# CS*
D3~D0 A10~A0
5、某存储器采用多模块结构，其容量为256K×16，分四个模块构 1、某成一，R试AM计芯算片：，其容量为512K ×8位，除电源端和接地端外， 该（芯1）片各引模出块线的的存最储小容数量目是为多多少少？？（2） 模块内址寄存器多少位？ （3） 模块内数据寄存器多少位？（4） 连接主机的地址总线是多少条
地址线 片选线
译
码
存
读
驱 动
储
写 电
电
体
路
路
数据线线 读/写 控制线
译码驱动电路：把AB送来的地址信号翻译成对应存储单元的选择信 读写存电储路体：：完由成大号对量，存的再储存单经储元过单的驱元读动构写电成操路的作和阵。读列写组电成路，完用成于对存选储中信存息储。单
元的读写操作。
2、半导体存储器的译码驱动方式
E2PROM、Flash Memory等。 1、掩膜ROM（只读存储器）
通过元件的“有”表示信息“1”，元件的“无”来表示信息 “0”。 2、PROM（一次性可编程只读存储器）
熔丝未断表示信息“1”，熔丝烧断表示信息“0” 3、EPROM（可擦可编程序的只读存储器）
通过紫外线照射，可实现信息的擦除，外加+25的编程电压及宽 50ms的编程脉冲可对指定的单元写入信息“1”和“0”。 4、 E2PROM（可电擦可编程的只读存储器）
来寄存信息的。电容上的电荷只能维持1~2ms，所以存储的信息 会自动消失，必须在2ms内对其所有存储单元恢复一次原状态。
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– 为了提高主存的带宽，需要多个或所有 存储体能并行工作。
• 在每一个存储周期内，分时启动m个存储体。 • 如果每个存储体的访问周期是TM，则各存储体
的启动间隔为： t=TM/m。
主存周期
主存周期
时间 启动 M0 体 启动 M1 体 启动 M2 体 启动 M3 体
5.6 并行主存系统
• 增加m的值就能够提高主存储器的带宽。但是， 由于存在访问冲突，实际加速比小于m。
A＝j×n＋i 其中：j＝０，1，2，…，m－1
i＝０，1，2，…，n－1
– 一个单元的线性地址为A，则其体号j和体 内地址i为：
j
A n
Hale Waihona Puke i ＝A mod n5.6 并行主存系统
– 把A表示为二进制数，则其高log2m位就是 体号，而剩下的部分就是体内地址。
线性地址 A
体号
体内地址
5.6 并行主存系统
原因 ：
• 如果一次读取的m个指令字中有分支指令，而且分支 成功，那么该分支指令之后的指令是无用的。
• 一次取出的m个数据不一定都是有用的。另一方面， 当前执行指令所需要的多个操作数也不一定正好都 存放在同一个长存储字中。
• 写入有可能变得复杂。 • 当要读出的数据字和要写入的数据字处于同一个长
• 每一次只能访问一个存储
字。假设该存储器的访问
周期是TM，字长为W位， 则其带宽为：
BM
W TM
数据寄存器 W位
……
L
……
地址寄存器
普通存储器
5.6 并行主存系统
– 在相同的器件条件（即TM相同）下，可以采 用两种并行存储器结构来提高主存的带宽：
• 单体多字存储器 • 多体交叉存储器
5.6 并行主存系统
5.6 并行主存系统
• A1～Ak不一定是顺序地址，只要它们之间不出现 分体冲突。
• k越接近于m，系统的效率就越高。
– 设P(k)表示申请序列长度为k的概率，用B表 示k的平均值，则
m
B k P(k)
k 1
其中：k=1，2，…，m
每个主存周期所能访问到的字数的平均 值，正比于主存实际带宽。
5.6.1 单体多字存储器
• 一个单体m字（这里m=4）存储器
单字长寄存器 W位
动画
L/4
……
地址寄存器
5.6 并行主存系统
– 存储器能够每个存储周期读出m个CPU字。 因此其最大带宽提高到原来的m倍 。
BM
m W TM
– 单体多字存储器的实际带宽比最大带宽小
2. 优缺点
– 优点：实现简单
– 缺点：访存效率不高
5.6 并行主存系统
– P(k)与具体程序的运行状况密切相关。如果 访存申请队列都是指令的话，那么影响最大 的是转移概率λ。
– 转移概率λ：给定指令的下条指令地址为非顺 序地址的概率。
• 当k＝1时，所表示的情况是：第一条就是转移指令 且转移成功。 P（1）＝λ＝（1－λ）0·λ
存储字内时，读和写的操作就无法在同一个存储周 期内完成。
5.6 并行主存系统
5.6.2 多体交叉存储器
• 多体交叉存储器：由多个单字存储体构 成，每个体都有自己的地址寄存器以及 地址译码和读/写驱动等电路。
• 问题：对多体存储器如何进行编址？
– 存储器是按顺序线性编址的。如何在二维 矩阵和线性地址之间建立对应关系？
5. 通过一个模型分析并行主存系统的实际 带宽
– 一个由m个独立分体组成的主存系统 – CPU发出的一串地址为A1，A2，…，Aq的
访存申请队列
– 存储控制器扫描这个队列，并截取从头起 的A1，A2，…，Ak序列作为申请序列。
• 申请序列是满足以下条件的最长序列：k个地址 所访问的存储器单元都处在不同的分体中。
– 特点：同一个体中的高log2m位都是相同 的
0..00..0 0..00..1
0..10..0 0..10..1
（体号）
F..F0..0 F..F0..1
…
…
…
…
……
…
…
0..0F..F 存储体 0
0..1F..F 存储体 1
F..FF..F 存储体 m-1
5.6 并行主存系统
– 处于第i行第j列的单元，即体号为j、体内 地址为i的单元，其线性地址为：
– 把A表示为二进制数，则其低log2m位就是 体号，而剩下的部分就是体内地址。
线性地址 A
体内地址
体号 log2m 位
– 例：采用低位交叉编址的存储器
由8个存储体构成、总容量为64。格子中的编号为线性地址。
数据寄存器
0
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15
16 17 18 19 20 21 22 23
5.6 并行主存系统
– 主存的主要性能指标：延迟和带宽 – 以往：
• Cache主要关心延迟，I/O主要关心带宽。
– 现在：Cache关心两者 – 并行主存系统是在一个访存周期内能并行访
问多个存储字的存储器。
• 能有效地提高存储器的带宽。
5.6 并行主存系统
– 一个单体单字宽的存储 器
• 字长与CPU的字长相同。
– 两种编址方法
• 高位交叉编址 • 低位交叉编址 （有效地解决访问冲突问题 ）
5.6 并行主存系统
CPU
IOP
总线控制
M0
…
地址寄存器 0
M1
…
地址寄存器 1
M2
…
地址寄存器 2
M3
…
地址寄存器 3
主存控制部件
多体（m=4）交叉存储器
5.6 并行主存系统
3. 高位交叉编址
– 对存储单元矩阵按列优先的方式进行编 址
log2m 位
4. 低位交叉编址
– 对存储单元矩阵按行优先进行编址
– 特点：同一个体中的低log2m位都是相同的
（体号 ）
5.6 并行主存系统
0..00..0 0..10..0
…
…
0..00..1 0..10..1
…
…
……
0..0F..F 0..1F..F
…
…
F..F0..0 存储体 0
F..F0..1 存储体 1
24 25 26 27 28 29 30 31
32 33 34 35 36 37 38 39
40 41 42 43 44 45 46 47
48 49 50 51 52 53 54 55
56 57 58 59 60 61 62 63
体内地址（3 位）
体号（3 位）
地址寄存器（线性地址）
5.6 并行主存系统
F..FF..F 存储体 m-1
处于第i行第j列的单元，即体号为j、体内地址为i 的单元，其线性地址为：
A＝i×m＋j 其中：i＝０，1，2，…，n－1
j＝０，1，2，…，m－1
5.6 并行主存系统
– 一个单元的线性地址为A，则其体号j和体 内地址i为：
i
A m
j＝A mod m