十进制加法器(8421&余3码)
8421BCD码加法器
电子线路课程设计（报告）题目8421BCD码加法器院系物理与电子工程学院专业光电信息科学与工程班级Z052132 学号052513212学生姓名李晓刚指导教师徐竞日期2015年6月目录一题目要求与方案论证 (1)1.1 8421BCD码加法器 (1)1.1.1题目要求 (1)1.1.2 方案论证 (1)二电子线路设计与实现 (3)2.1 8421BCD码加法器的设计 (3)三结果与分析 (8)3.1 8421BCD码加法器的实现 (8)四总结与体会 (10)参考文献 (11)附录 (12)一题目要求与方案论证1.1 8421BCD码加法器1.1.1题目要求通过开关J1~J8分别设置2个4位8421BCD码输入，通过全加器，实现相加后的输出，结果采用数码管观察。
主要芯片：2个全加器（4008BD）、开关、数码管（2个），其他元件、门电路任选1.1.2 方案论证表1.1 4008BD功能表表1.2 74HC85AD的真值表表1.3 74LS48功能表由真值表可知：两个四位8421BCD码通过4008BD全加器相加后得到的是一个四位的8421码或五位的168421码，故不能直接通过两个数码管来显示出运算结果，所以要把计算结果转换为10进制，然后将个位和十位的数字分别由对应的8421BCD码通过译码器芯片74LS48,把运算结果用数码管显示出来。
如下表所示：表1.4 数制转换二电子线路设计与实现2.1 8421BCD码加法器的设计一、数据的产生与输入通过J1~J8八个单刀双掷开关在+5V和GND之间的切换来产生两个4位8421BCD码作为输入的数据，当开关打到+5V时输入数据1，打到GND时输入数据0。
其中J1~J4分别为数据A0~A3,J5~J8分别为数据B0~B3,且A3~A0、B3~B0的位权依次降低。
其电路图如下所示：图2.1.1 数据产生电路二、加法电路把上面得到的两个四位8421BCD码分别输入4008BD全加器的输入端A3~A0、B3~B0，同时CIN输入端接低电平。
数字逻辑课后习题答案(科学出版社_第五版)
第一章开关理论基础1.将下列十进制数化为二进制数和八进制数十进制二进制八进制49 110001 6153 110101 65127 1111111 177635 1001111011 11737.493 111.1111 7.7479.43 10011001.0110111 231.3342.将下列二进制数转换成十进制数和八进制数二进制十进制八进制1010 10 12111101 61 751011100 92 1340.10011 0.59375 0.46101111 47 5701101 13 153.将下列十进制数转换成8421BCD码1997=0001 1001 1001 011165.312=0110 0101.0011 0001 00103.1416=0011.0001 0100 0001 01100.9475=0.1001 0100 0111 01014.列出真值表，写出X的真值表达式A B C X0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1 X=A BC+A B C+AB C+ABC5.求下列函数的值当A,B,C为0,1,0时：A B+BC=1(A+B+C)(A+B+C)=1(A B+A C)B=1当A,B,C为1,1,0时：A B+BC=0(A+B+C)(A+B+C)=1(A B+A C)B=1当A,B,C为1,0,1时：A B+BC=0(A+B+C)(A+B+C)=1(A B+A C)B=06.用真值表证明下列恒等式(1) (A⊕B)⊕C=A⊕(B⊕C)A B C (A⊕B)⊕C A⊕(B⊕C)0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 0 01 0 0 1 11 0 1 0 01 1 0 0 01 1 1 1 1所以由真值表得证。
（2）A⊕B⊕C=A⊕B⊕CA B C A⊕B⊕C A⊕B⊕C0 0 0 1 10 0 1 0 00 1 0 0 00 1 1 1 11 0 0 0 01 0 1 1 11 1 0 1 11 1 1 0 07.证明下列等式（1）A+A B=A+B证明：左边= A+A B=A(B+B)+A B=AB+A B+A B=AB+A B+AB+A B=A+B=右边(2)ABC+A B C+AB C=AB+AC证明：左边= ABC+A B C+AB C= ABC+A B C+AB C+ABC=AC(B+B)+AB(C+C)=AB+AC=右边（3）EDCCDACBAA)(++++=A+CD+E 证明：左边=EDCCDACBAA)(++++=A+CD+A B C+CD E=A+CD+CD E=A+CD+E=右边（4） C B A C B A B A ++=C B C A B A ++ 证明：左边=C B A C B A B A ++=C B A C AB C B A B A +++)( =C B C A B A ++=右边8.用布尔代数化简下列各逻辑函数表达式9.将下列函数展开为最小项表达式 (1) F(A,B,C) = Σ(1,4,5,6,7)(2) F(A,B,C,D) = Σ(4,5,6,7,9,12,14) 10.用卡诺图化简下列各式（1）C AB C B BC A AC F +++=化简得F=C(2)C B A D A B A D C AB CD B A F++++=F=D A B A +（3） F(A,B,C,D)=∑m (0,1,2,5,6,7,8,9,13,14)化简得F=D BC D C A BC A C B D C ++++(4) F(A,B,C,D)=∑m (0,13,14,15)+∑ϕ(1,2,3,9,10,11)化简得F=AC AD B A ++11.利用与非门实现下列函数，并画出逻辑图。
组成原理课程设计任务书--余三码十进制加法器
四、时间安排
12月31日：Quartus II的安装及使用
1月4日：具体电路设计
1月5日：利用Quartus II进行电路设计和仿真
1月6日：调试，撰写课程设计说明书，答辩
系（教研室）主任签字：2012年1月9日
《计算机组成原理》课程设计任务书
器单元电路的设计与实现
指导教师
答疑教师
设计时间
设计要求
一、设计目的
1．对已学过的组成原理知识知识进行综合运用；
2．能按要求设计出具有一定功能的逻辑电路。
二、设计任务
1、已知余三编码由四位二进制组成，2十进制一位数的余三码进行相加要对最后的运算结果进行调整，若结果无进位，则从和数中减去3，若结果有进位，则在和数中加上3，设计具有此功能的加法逻辑电路。
2、利用Quartus II完成电路图的绘制，选择合适的逻辑电路和芯片。
3、对所设计的电路分析其性能优劣，并与所熟悉的其他电路做比较，总结各自优缺点。
4、利用软件进行仿真。
三、知识点掌握
掌握基本二进制加法器的逻辑电路；
利用已知的二进制加法器设计具有其他功能的逻辑电路。
掌握基本进位链的使用；
巩固计算机中减法是由加负数补码来实现的规则；
十进制加法计数器
十进制加法器设计1课程设计的任务与要求 课程设计的任务1、综合应用数字电路知识设计一个十进制加法器。
了解各种元器件的原理及其应用。
2、了解十进制加法器的工作原理。
3、掌握multisim 软件的操作并对设计进行仿真。
4、锻炼自己的动手能力和实际解决问题的能力。
5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。
课程设计的要求1、设计一个十进制并运行加法运算的电路。
2、0-9十个字符用于数据输入。
3、要求在数码显示管上显示结果。
2十进制加法器设计方案制定 加法电路设计原理图1加法运算原理框图如图1所示第一步置入两个四位二进制数。
例如（1001）2,（0011）2和（0101）2，（1000），同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。
2第二步将置入的数运用加法电路进行加法运算。
第三步前面所得结果通过另外两个七段译码器显示。
即：加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。
运算方案通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。
数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。
由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。
3十进制加法器电路设计加法电路的实现用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。
逻辑电路设计--加法器
“逢十六进一变成逢十进一”
6+7=13 非法码
加6修正
8+9=17
加6
需要加6修正情况：①：和在10—15之间，② ：有进位Co。
• BCD（8421）码加法器电路设计
0 1 1 F 0
F C S S S S S S S S S S S S S S S S 0 1 1 0 O 3 2 1 0 3 2 1 3 2 0 3 2 S S S S S S S S 2 2 0 3 1 0 3 1 C S S S S O 3 2 3 1
A B B C A C i i i i 1 i i 1
加法器（9）
全加器与全减器的比较： 全加器 和/差 进位/借位
全减器
A B C i i i 1
A B C i i i 1
A B B C A C i i i i 1 i i 1
D
i
1
A B B C A C i i i i 1 i i 1
C (A B ) C ( A B ) i 1 i i i 1 i i
m(1,2,4,7) A B C i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
D A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C
i
由全加器实现 的全减器电路
8421BCD码加法器
电子线路课程设计（报告）题目8421BCD码加法器系别物理与电子科学系专业电子科学与技术班级08电科（4）班学号*********学生姓名吴迪指导教师徐竞日期2010.7.10~2010.7.15目录一题目要求与方案论证 (2)1.1设计题目 (2)1.1.1题目要求 (2)1.1.2 方案论证 (2)二电子线路设计与实现 (4)2.18421BCD加法器的设计 (4)2.28421BCD加法器的构成 (5)三结果与分析 (9)3.1两个四位8421BCD码加法的实现 (9)3.2调试注意事项 (10)四总结与体会 (11)参考文献 (12)附录 (13)一题目要求与方案论证1.1设计题目8421BCD码加法器1.1.1题目要求通过开关J1~J8分别设置2个4位8421BCD码输入，通过全加器，实现相加后的输出，结果采用数码管观察。
主要芯片：2个全加器（4008BD）、开关、数码管（2个），其他元件、门电路任选1.1.2 方案论证表1.1 4008BD功能表表1.2 74HC4511功能表有真值表可知：两个四位8421BCD码相加后得到的是一个四位或五位的二进制数，不好直接通过两个数码管来显示运算结果，所以要考虑用两个4008BD全加器来把计算结果转换为8421BCD码来输入显示译码器，从而实现把运算结果用数码管显示出来。
如下表所示：表1.3 数制转换二电子线路设计与实现2.1 8421BCD加法器的设计一、根据题目要求得到其功能表如下：二、由表我们可以算出Y的表达式由前16项有（1）3210321032103210321032103231Y S S S S S S S S S S S S S S S S S S S S S S S S S S S S =+++++=+(2)由后10项有1O Y C ==由（1）（2）有Y=C O +S 3S 2+S 3S 1三、理论图图2.1 逻辑电路图2.2 8421BCD 加法器的构成一、数据的产生与输入通过J1~J8八个单刀双掷开关在+5V 和GND 之间的切换来产生两个4位8421BCD 码作为输入的数据，当开关打到+5V 时输入数据1，打到GND 时输入数据0。
数字逻辑课后答案第七章
W : D0 = D1 = 0, D2 = CD, D3 = 1 X : D0 = 0, D1 = CD, D2 = CD, D3 = 0 Y : D0 = 0, D1 = D2 = C ⊕ D, D3 = 0 Z : D0 = 0, D1 = D2 = D, D3 = 1
由真值表可得：
P(A,B,C, D) = ∑ m(0,3,12,15)
假定采用74LS154和与非门实现给定函数功能，可画出逻辑电路图如图5
所示。
图5
6. 当优先编码器74LS148的Is接0，输入I7I6I5I4I3I2I1I0 =11010001 时，输出为什么状态?
解答
QCQBQA=010(编码I5), QEX=0(编码群输出端，允许编码且有信号输入时为 0), QS=1(允许输出端，允许编码且有信号输入时为1)。
D80 D40 D20 D10
D80 D40 D20 D10
＋
D8 D4 D2 D1
B6 B5 B4 B3 B2 B1 B0
据此，可得到实现预定功能的逻辑电路如图2所示。
B6 B5 B4 B3
B2 B1 B0
T693 0
D40 D40 0 D80 0
T693 0
D80 D20
D20 D4
D10 D10
0
0000000000
0
1
0000100001
0
2
0001000010
0
3
0001100011
0
4
6doc-第六章 采用中、大规模集成电路的逻辑设计
第六章 采用中、大规模集成电路的逻辑设计 教学重点：在了解典型中、大规模集成电路逻辑功能的基础上，掌握现代逻辑设计的方向。
教学难点：采用双向移位寄存器设计的计数器的“模”的概念。
6．1二进制并行加法器(四位超前进位加法器74283)介绍能提高运算速度的四位超前进位加法器74283。
对于这些集成电路，主要是掌握它的外部功能，以便设计成其它逻辑电路。
对内部逻辑电路只作一般了解。
四位超前进位加法器74283是中规模集成电路的组合逻辑部件。
74283引脚较少，输入端为被加数和加数共8个，另一个从低位来的进位端1个。
输出端5个，其中4个为和数端，1个为向高位的进位端。
这两个进位端可用来扩展容量。
功能：对被加数和加数作二进制数的加法运算，运算结果为二进制数，亦可看成代码。
例6.1 用四位二进制加法器74283设计一个四位加法/减法器。
●逻辑符号内的引脚符号与外部电路的输入到引脚的信号要加以区别。
设计思路：两数做加法时，信号直接加到引脚；做减法时先把减数连同符号位按位求反，同时从低位来的进位端置1，即变成补码信号后再加到引脚，把减法转化为加法。
设计方法：在加数的每个引脚端前接一个异或门输出端，异或门的两个输入端一个接加数或减数的输入信号，另一个接加、减法控制信号，低位来的进位端连接这控制端。
当控制端信号为1时，输入信号通过异或门后变反，故作减法运算；当控制端信号为0时，输入信号通过异或门后不变，故作加法运算。
所设计的逻辑电路图见P196图6.3。
例6.2 用四位二进制加法器74283设计一个将8421BCD 码转换成余3码的代码转换电路。
设计思路和方法：余3码是从8421BCD 码加3后实现的，故在被加数端接入8421BCD 码信号后，可直接在加数信号输入端接0011信号即可。
这时和数输出端就输出余3码。
●注意：从低位来的进位端应置0，不能悬空(因悬空的效果是高电平1)。
所设计的逻辑电路图见P196图6.4。
四位二进制8421BCD码加法器
课程设计报告设计题目：四位二进制8421BCD码加法器学院: 理学院专业： 09电子信息科学与技术班级： 1班学号： 200931120102； 200931120103； 200931120105 姓名：陈俊宇陈明源邓坤勇电子邮件: 1205335255@qq。
com 时间: 2011年12月8日成绩：指导教师: 刘丹华南农业大学理学院应用物理系课程设计（报告）任务书题目四位二进制加法器任务与要求:运用电子器件和一些IC芯片设计一个四位二进制8421BCD码加法器。
用以实现两个四位二进制数8421BCD码的加法通过数码管显示相加所得的两位十进制数。
用八个开关的开闭控制电平的高低，用高电平表示1；用低电平表示0。
将输入的高电平接入74LS283加法器进行运算。
得到的结果，分别将高低位输入74LS248译码器输出到两个七段数码管.由数码管显示加法结果得到的BCD码。
学会数字信号芯片的原理和在实际中的应用.开始时间：2011年12月1日;结束时间：2011年12月13日四位二进制8421BCD码加法器学生：陈俊宇，陈明源,邓坤勇；指导老师：刘丹摘要:本设计通过八个开关将A3，A2，A1,A0和B3,B2，B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3，S2,S1,S0和向高位的进位C3各自分别通过一个 74LS248译码器，最后分别通过数码管实现二位BCD码显示。
关键词：加法器，译码器，数码管，ＢＣＤ码显示。
Abstract: the design through eight switch will A3， A2， A1， A0 and B3, B2, B1, B0 signal as addend and BeiJiaShu input four serial carry adder addition, will output signal S3, S2， S1, to carry high and S0 C3 their respective through a 74 LS248 decoder， finally, through the digital tube realize two BCD display。
0计算机组成与结构课后习题及答案
计算机组成与结构课后习题及部分答案第1章计算机系统概述1.概述计算机发展经过了哪几代？2.计算机由那些部分组成？3.计算机有哪些分类方法4.计算机硬件系统的性能指标有哪些？5.冯诺依曼计算机的主要设计思想是什么？6.什么是机器字长？它对计算机性能有何影响？7.计算机的工作过程是怎样的？8.计算机的应用领域有哪些？9.从第三代计算机开始，C技术出现并得到发展A.电子管B.晶体管C.集成电路D. CPU10.冯诺依曼计算机中指令和数据都采用D表示。
A.十进制B.八进制C.十六进制D.二进制11.冯·诺依曼计算机工作的基本方式的特点是B。
A.多指令流单数据流B.按地址访问并顺序执行指令C.堆栈操作D.存储器按内容选择地址12.对于一个给定的程序，I N表示执行程序中的指令总数，t CPU表示执行该程序所需CPU时间，T为时钟周期，f为时钟频率(T的倒数)，Nc为CPU时钟周期数。
设CPI表示每条指令的平均时钟周期数，MIPS表示CPU每秒钟执行的百万条指令数，请写出如下四种参数的表达式：(1) t CPU(2) CPI (3) MIPS (4) Nc答：(1) t CPU=Nc×T(2) CPI=Nc/I N(3) MIPS=I N/ (t CPU×106) = I N/ (Nc×T×106)第2章数据的表示和运算1.在定点二进制运算器中，减法运算一般是通过D来实现。
A.原码运算的二进制减法器B.补码运算的二进制减法器C.原码运算的十进制加法器D.补码运算的二进制加法器2.假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是DA .11001011B .11010110 C.11000001 D.110010013.已知X为整数，且[X]补=10011011，则X的十进制数值是B。
A. +155B.-101C.-155D. +1014.在机器数 B C 中，零的表示是唯一的。
十进制加法器(8421余3码)
不校正
+6校正
校正举例
0101 + 1000 1101 + 0110 1 0011 5 8 6 13
1001 + 1000 1 0001 + 0110 1 0111
9 8
6 17
2.余3码加法运算 余3 ⑴两个十进制数的余3码相加，按 “逢二进一” ⑵若其和没有进位，则减3（即 +1101） ⑶ 若其和有进位，则加 3 （即 +0011 ） 校正。
1.8421码加法运算 8421 ⑴ 两个十进制数的 8421 码相加时， 按“逢二进一” ⑵当和≤9，无需校正； ⑶当和＞9，则+6校正； ⑷ 在做 +6 校正的同时，将产生向上 一位的进位。
8421码的校正关系
十进制数 0 ｜ 9 10 11 12 13 14 15 16 17 18 19 8421码 C4S4S3S2S1 0 0000 ｜ 0 1001 1 1 1 1 1 1 1 1 1 1 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 校正前的二进制数 C4’S4’S3’S2’S1’ 0 0000 ｜ 0 1001 0 0 0 0 0 0 1 1 1 1 1010 1011 1100 1101 1110 1111 0000 0001 0010 0011 校正与否
1 0000 1 0001 ｜ 1 1000 1+ + 0110 1000 1110 1101 1011 3 5 无进位，-3，+1101 8
1001 + 1000 1 0001 + 0011 1 0100
6 5
有进位，+3 11
二、 十进制加法器
第二章 计算机的逻辑部件习题
第二章计算机的逻辑部件一、选择题1、下列说法正确的是（）A）组合逻辑电路的输出只与其输入有关。
B）时序逻辑电路的输出只与其状态有关。
C）触发器是构成时序逻辑电路的基础。
D）组合逻辑电路可构成记忆单元。
2、不属于组合逻辑电路的是（）A）加法器与ALU B) 译码器与数据选择器C）串行加法器与超前进位加法器 D）移位寄存器计数器与3、一位半加法器可通过一个什么门来实现（）A）与门 B) 或门 C）非门 D）异或门4、一位全加法器可由几个异或门构成（）A）1 B) 2 C）3 D）45、由两个异或门构成的全加法器依据的逻辑函数是（）A）Hn=Xn Yn B) Fn=Xn Yn Cn-1C）Cn=XnYnCn-1+XnYnCn-1+XnYnCn-1+XnYnCn-1D）都不是6、关于ALU的叙述不正确的是（）A）ALU是功能较强的组合电路。
B）ALU的基本逻辑结构是超前进位加法器。
C）ALU的输入只有参加运算的两个数，输出是两个数的和。
D）SN74181是典型的四位ALU。
7、关于译码器的叙述正确的是（）A）有n个基本输入的译码器，其输出一定为2 n。
B）译码器若有m个输出，此输出将有2 m种组合。
C）译码器是由时序电路构成的。
D）SN74181是典型的四位ALU。
8、下列叙述不正确的是（）A）串行加法器位数越多加法时间越长。
B）超前进位加法器位数越多高位电路越复杂。
C）串行加法器比超前进位加法器的加法时间长的原因是串行加法器进位串行传递。
D）串行加法器比超前进位加法器的加法时间长的原因是串行加法器高位电路复杂。
9、有一个数据选择器实现的逻辑功能可用下式表示：Y=（S0S1D0+S0S1D1+S0S1D2+S0S1D3）E当E=1，S0=1，S1=0时，数据选择器选择的输入是（）A）D0 B）D1 C）D2 D）D310、半导体静态存储器SRAM的存储原理是（）。
A 依靠双稳态电路B 依靠定时刷新C 依靠读后再生D 信息不再变化11、多位二进制加法器中每一位的进位传播信号P为( )。
8421资料
译码器Ⅱ
•右图分别是T4138型3-8线 译码器的逻辑电路图。图 中，A2、A1、A0为输入 端；Y0’、Y1’、Y2’、 Y3’、Y4’、Y5’、Y6’和 Y7’为输出端；S1、S2’、 S3’为使能端，它的作用 是禁止或选通译码器。该 译码器真值表如下表。由 真值表可知，当S1=1， S2’+S3’=0时，无论A2、 A1，和A0取何值，输出 Y0’、…、Y7’中有且仅 有一个为0(低电平有效)， 其余都是l。
二进制并行加法器Ⅰ
•串行进位二进制并行加法器是由全 加器级联而成的。其特点是：被加 数和加数的各位能同时并行到达各 位的输入端，而各位全加器的进位 输入则是按照由低位向高位逐级串 行传递的，各进位形成一个进位链。 由于每一位相加的和都与本位进位 输入有关，所以，最高位必须等到 各低位全部相加完成并送来进位信 号之后才能产生运算结果。显然， 这种加法器运算速度较慢，而且位 数越多，速度就越低。
0 0 0 0 0 0 0 0 d 1
译码器Ⅳ
•二-十进制译码器的功能是将4位BCD码的10组代码翻译成10个 十进制数字符号对应的输出信号。下图所示为MSI二-十进制 译码器T331的逻辑电路图。 T331是一个将8421码转换成十进 制数字的译码器，其输入A3~A0为8421码，输出Y0’～Y9’分 别代表十进制数字0-9。该译码器的真值表如下表所示。 •从真值表可知，该译 码器的输出为低电平有 效。其次，对于8421码 中不允许出现的6个非 法码(1010-1111)，译码 器输出端Y0～Y9均无 低电平信号产生，即译 码器对这6个非法码拒 绝翻译。这种译码器的 优点是当输入端出现非 法码时，电路不会产生 错误译码。
二进制并行加法器Ⅶ
• 其中，片Ⅰ用来对两个1位十进制数的余3码进行相加，片Ⅱ 用来对相加结果进行修正。修正控制函数为片Ⅰ的进位输出 FC4，当FC4=0时，将片Ⅰ的和输出送至片Ⅱ，并将其加上 二进制数1101(即采用补码实现运算结果减二进制数0011)； 当FC4=1时，将片Ⅰ的和输出送至片Ⅱ，并将其加上二进制 数0011，片Ⅱ的和输出即为两余3码相加的和数。 • 例7．4 用4位二进制并行加法器实现4位二进制数乘法器的 逻辑功能。 • 解 设两个无符号4位二进制数X和Y，X=x3x2x1x0， Y=y3y2yly0，则X和Y的乘积Z为一个8位二进制数，可令 Z=Z7Z6Z5Z4Z3Z2ZlZ0。两数相乘求积的过程如下：因为两 个1位二进制数相乘的法则和逻辑“与”运算法则相同，所 以“积”项xiyi(i，j=0，1，2，3)可用两输入与门实现。而 对部分积求和则可用并行加法器实现。由此可知，实现4位 二进制数乘法运算的逻辑电路可由16个两输入与门和3个4位 二进制并行加法器构成。逻辑电路图如下图。
8421BCD码转换成5421BCD码
8421BCD码转换成5421BCD码5421BCD码5421BCD码，是二—十进制代码（BCD码）的一种；二—十进制代码（BCD码）的一种；5421BCD码各位的权依次为5421，也是有权码。
其显著特点是最高位连续5个0后连续5个1。
当计数器采用这种编码时，最高位可产生对称方波输出。
5421BCD码的编码方案不是唯一的。
8421BCD码计算机内毫无例外地都使用二进制数进行运算，但通常采用8进制和十六进制的形式读写。
对于计算机技术专业人员，要理解这些数的含义是没问题，但对非专业人员却不那么容易的。
由于日常生活中，人们最熟悉的数制是十进制，因此专门规定了一种二进制的十进制码，称为BCD码，它是一种以二进制表示的十进制数码。
8421BCD码转换成5421BCD码一、课程设计的目的1、初步掌握电子线路的试验、设计方法。
即学生根据设计要求和性能参数，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能指标。
2、课程设计为后续的毕业设计打好基础。
毕业设计是系统的工程设计实践，而课程设计的着眼点是让学生开始从理论学习的轨道上逐渐引向实际运用，从已学过的定性分析、定量计算的方法，逐步掌握工程设计的步骤和方法，了解科学实验的程序和实施方法，同时，课程设计报告的书写，为今后从事技术工作撰写科技报告和技术资料打下基础。
二、课程设计的题目将8421BCD码转换成5421BCD码的电路设计三、设计内容及要求设计一个将8421BCD码转换成5421BCD码的电路，要求使用以下两种方法实现。
（1）用基本逻辑门实现。
（2）用其他的集成电路芯片实现。
采用数码管显示变换成的5421BCD码；。
计算机组成与结构(清华大学版)(第4版)习题解答(上)
若它分别表示如下所示的三种数，那么他们 的含义各是什么？
2的补码表示的整数 无符号整数 单精度浮点数
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计算机的算术运算
分析与解答：
2的补码表示的整数
(1000 1111 1110 1111 1100 0000 0000 0000)补 =(1111 0000 0001 0000 0100 0000 0000 0000)原 =-(111 0000 0001 0000 0100 0000 0000 0000) =-188011315210
运算方法和运算部件
3.9 设机器字长16位。定点表示时，数值15位， 符号位1位；浮点表示时，阶码6位，其中阶符 1位，尾数10位，其中，数符1位；阶码底为2。 试求：
1) 定点原码整数表示时，最大正数、最小负数各是 多少？ 2) 定点原码小数表示时，最大正数、最小负数各是 多少？ 3) 浮点原码表示时，最大浮点数和最小浮点数各是 多少？绝对值最小的呢（非0）？估算表示的十进 制值的有效数字位数。
移码偏移值=1023 S=0 E’=3 =>E=3+1023=1026=(10000000010)2 F’=(1.0101)2 =>F=F’-1=(0101) 2
0100 0000 0010 0101 0000 0000 0000 0000 ...
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数字电路课程设计之BCD加法器设计
1
3
P3
2
1
3
G3
2
1
3
P2
2
1
3
G2
2
1
3
P1
2
1
3
G1
2
B0
1
3
P0
A0
2
1
3
G0
2
1 3
2
1
3
C1
2
P3
1
C3
2
3
S3
P2
1
U?
3
S2
P3 G3 P2 G2 P1 G1 P0 G0 C0
1 2 3 4 5 6 7 8 9
P3 G3
超 前
C4
P2 进 C3
G2 位
P1 产 C2
G1 P0 G0
wire k,D,C;
carry_look_add U1 (.A(A),.B(B),.Cin(Cin),.Cout(k),.S(w));
assign C=k|(w[3]&w[2])|(w[3]&w[1]);
assign w1[0]=0&1;
assign w1[1]=C|0;
assign w1[2]=C|0;
for(j=0;j<10;j=j+1) begin for(k=0;k<2;k=k+1) begin #10; A=i; B=j; Cin=k;#10; if((C*10+S)!=(i+j+k)) begin error=error+1; end end
end end #100 ; $stop; end endmodule
数电课程设计-一位加法器
一、课程设计的目的课程设计是某门课程的总结性教学环节，是培养学生综合运用本门课程及有关先修课程的基本知识去解决某一实际问题的基本训练，加深对该课程知识的理解。
根据课堂讲授内容，学生做相应的自主练习，消化课堂所讲解的内容。
在整个教学计划中,它起着培养学生独立工作能力的重要作用。
通过本课程设计, 主要训练和培养学生的以下能力:1.查阅资料：搜集与本设计有关部门的资料(包括从已发表的文献中和从生产现场中搜集)的能力；2.方案的选择：树立既考虑技术上的先进性与可行性,又考虑经济上的合理性,并注意提高分析和解决实际问题的能力；3.迅速准确的进行工程计算的能力,计算机应用能力；4.用简洁的文字,清晰的图表来表达自己设计思想的能力。
二.课程设计的题目描述与要求题目:一位加法器要求：（1）利用基本逻辑门电路和编码器，译码器及计数器完成电路（2）用LED管显示三.课程设计报告内容1.设计方案的选定与说明我们要设计一个两个十进制数加法器(含进位位)，其中十进制数编码为8421码。
该系统共有九个输入(两个十进制数编码，一个进位输入)以及五个输出(十进制数和，一个进位输出)。
与其设计一个九输入系统，不如将其分解为几个小系统，使用我们已经设计好的4位二进制加法器(或使用实现4位二进制加法的芯片)。
假设未用到的输入不会出现。
2.论述方案的各部分工作原理（1）显示译码器：发光二极管构成的七段显示器有两种，共阴极和共阳极电路，共阴极电路中，七个发光二极管的阴极连在一起接低电平，需要某一段发光，就将相应二极管的阳极接高电平。
共阳极显示器的驱动则刚好相反，七段LED数码管的原理图如图1所示，具有4个输入端，7个输出端。
图 2为共阳共阴极接法。
其功能表见表1，表2。
图 1(a)共阳极接法（b）共阴极接法图 2表1表2（2）74LS83:根据四位全加器74LS83的功能,以及BCD码和余三码的定义，实现BCD码转换成余三码。
如图3所示。
用比较器构成用8421BCD码表示的一位十进制数四舍五入电路
电平、负载 能描述 性分析。后对电路
即测试参数。
的要求。
数字电路系统的基本电路分析
系统仿真分析 物理模型逻仿辑真模的型优仿点真是不具考虑器 有直观性件，的适物合理于参分数析特电性，只 路的行为按和照参逻数辑特图性、,真以值及表或 参数特性逻对辑行函为数特系性统的的影逻辑行 响。属为于仿底真层。仿属真于。高层仿真。
解：（1）由电路图得逻辑表达式
F AB BC AC AB BC AC
（2）由逻辑表达式得真值表 （3）功能分析： 多数输入变量为1，输出F为1； 多数输入变量为0，输出 F为0。
因此该电路为少数服从多数电路， 称表决电路。
真值表 ABC F 000 0 001 0 010 0 011 1 100 0 101 1 110 1 111 1
分析：半加器是将两个一位二进制数相加求得和及向高 位进位的电路。因此，有两个输入（加数与被加 数）及两个输出（和与进位） 。
解：（1）半加器真值表
设被加数和加数分别为A和B，和与进位分别为S、C，
真值表为：
输入
输出
被加数A 加数B 和S 进位C
（2）输出函数
0
0 00
0
1 10
1
0 10
S AB AB A B
数字电路 系统的基 本逻辑功 能结构， 即逻辑图 真值表逻 辑表达式
数字电路系统分析目的框图
实现数字 从物理模型 理想数字 主要是 电路确定
逻辑系统 和逻辑模型 电路（与 指逻辑 之后，对
的数字电 中提炼出来 电器特性 电平的 信号的条
路又叫物 的基本参数： 参数无关）高低， 件要求及
理模型 频率、时序、 的逻辑功 脉冲特 信号确定
山东大学数字逻辑实验大纲
《数字逻辑实验》课程教学大纲
课程名称：数字逻辑实验
英文名称：Digital Logic Experiment
课程编号：sd01320760 实验课性质：独立设课
课程负责人：张瑞华开放实验题目数：8
大纲主撰人：张瑞华大纲审核人：贾智平
一、学时、学分
课程总学时：32 实验学时：32
课程总学分：1 实验学分：1
二、适用专业及年级
计算机科学与技术专业二年级
三、实验教学目的与基本要求
通过实验强化学生对基本逻辑门、中规模集成电路的理解掌握和应用；掌握组合和时序逻辑电路的分析和设计方法；掌握EDA软件工具QuartusII集成开发环境的使用。
具体要求有：1．熟练操作和使用JYS实验平台。
2．熟练掌握FPGA开发工具QuartusII的使用。
3．学习逻辑电路的电路连接和状态测量；
4．熟悉集成组合逻辑电路的应用及设计方法。
5．熟悉集成时序逻辑电路的应用及设计方法
四、主要仪器设备
具有串口和USB接口的计算机，JYS实验平台
六、考核方式
1 学生设计电路图，编译下载，系统演示，指导老师验收和提问关键问题，每次实验都有记录；
2 提交实验报告
3 根据上述确定实验课考核成绩。
七、实验教科书、参考书
（一）教科书
1．Digital Fundamentals, Tenth Edition Thomas L. Floyd
（二）参考书
1．数字电路逻辑设计；王毓银主编；高等教育出版社;2012年;
2. 数字电路逻辑设计;欧阳星明, 溪利亚编著;人民邮电出版社；2015年。
3. 数字电子技术基础；阎石主编；高等教育出版社; 2011年。
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一位8421码加法器
A4 B4 FA C4' C4
≥1 ＆
A3 B3 FA S4 ' S3 '
A2 B2 FA S 2'
A1 B1 FA S1 '
C0
＆
HA 忽 略 S4
FA S3
HA S2 S1
fig. 一位8421码加法器
2.一位余3码加法器 C4’=0，-3校正；C4’=1，+3校正。 向上一位的进位C4=C4’
不校正
+6校正
校正举例
0101 + 1000 1101 + 0110 1 0011 5 8 6 13
1001 + 1000 1 0001 + 0110 1 0111
9 8
6 17
2.余3码加法运算 余3码的加法规则： ⑴两个十进制数的余3码相加，按 “逢二进一”的原则进行； ⑵若其和没有进位，则减3（即 +1101）校正； ⑶若其和有进位，则加3（即+0011） 校正。
余3码的校正关系
十进制数
0 1 ｜ 8 9
余3码 C4S4S3S2S1
0 0011 0 0100 ｜ 0 1011 0 1100
校正前的二进制数 C4’S4’S3’S2’S1’
0 0110 0 0111 ｜ 0 1110 0 1111
校正与否
-3校正
10 11 ｜ 18 19
1 0011 1 0100 ｜ 1 1011 1 1100
8421码的校正关系
十进制数 0 ｜ 9 10 11 12 13 14 15 16 17 18 19 8421码 C4S4S3S2S1 0 0000 ｜ 0 1001 1 1 1 1 1 1 1 1 1 1 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 校正前的二进制数 C4’S4’S3’S2’S1’ 0 0000 ｜ 0 1001 0 0 0 0 0 0 1 1 1 1 1010 1011 1100 1101 1110 1111 0000 0001 0010 0011 校正与否
一位余3码加法器
A4B4 C4
1
A3 B3 FA S3'
பைடு நூலகம்
A2 B2 FA S2'
A1 B1 FA S1'
C0
FA C4' S4'
FA 忽略 S4
FA S3
FA S2
Fig. 一位余3码加法器
1
S1
三、 多位十进制加法
对于多位十进制数加法可采用多个 BCD码加法器，每个BCD码加法器就是 前述的一个一位十进制加法器，可执行 两个一位BCD数的加法。若n位BCD数相 加，由从低位至高位采用行波式串行进 位的n位十进制加法器完成。
1 0000 1 0001 ｜ 1 1000 1 1001
+3校正
校正举例
+ + 0110 1000 1110 1101 1011 3 5 无进位，-3，+1101 8
1001 + 1000 1 0001 + 0011 1 0100
6 5
有进位，+3 11
二、 十进制加法器
1.一位8421码加法器 校正函数=C4’+S4’S3’+S4’S2’ 向上一位的进位C4=校正函数
十进制整数的加法运算
一些通用计算机中设有十进制数据 表示，可以直接对十进制整数进行算术 运算。下面讨论十进制整数的加法运算 和十进制加法器。
一、 一位十进制加法运算
1.8421码加法运算 8421码的加法规则： ⑴两个十进制数的8421码相加时， 按“逢二进一”的原则进行； ⑵当和≤9，无需校正； ⑶当和＞9，则+6校正； ⑷在做+6校正的同时，将产生向上 一位的进位。