电工实验

&A B &F J CP

K S D R D

Q Q

S D

R D D CP Q Q 4312155642

3156&

&&

=1=1A i B i C i S C 实验三：基本门电路及触发器实验

实 验 室： 实验台号： 日 期：

专业班级： 姓 名： 学 号：

一、 实验目的

1．了解TTL 门电路的原理、性能和使用方法；验证基本门电路逻辑功能。 2．验证D 触发器；J-K 触发器的逻辑功能。

二、实验内容

（一）验证以下门电路的逻辑关系

1. 用与非门（00）实现与门逻辑关系：F=AB

2. 异或门（86）：

3. 全加器（00、86）：

（二）验证以下触发器逻辑关系

1．D 触发器置位端、复位端的功能测试。 2．J-K 触发器置位端、复位端的功能测试。 3．D 、J-K 触发器功能测试。

图3-1 JK 触发器(74LS112)和D 触发器(74LS74)

三、实验原理图

图3-2与门电路 图3-3异或门电路 图3-4 全加器电路

=1A B

F B A B A B A F ⊕=+=i i i i C B A S ⊕⊕=()i i i i i i B A C B A C +⊕=+1

四、实验结果及数据处理

1．直接在实验原理图上标记芯片的引脚。

2．写出实验结果。

（1）与门、异或门实验结果表（用数字万用表测量高低电平1、0的电压值。）

（2）全加器实验结果表

（4）D触发器的功能测试

（5）J-K 触发器的功能测试

输入端

输出原态 输出次态

D R -

D S -

J K Q n Q n+1 0 1 * * * 1 1 0 * * * 0 1 1 0 0 0 0 1 1 0 1 0 0 1 1 1 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 1 1 1 0 1 1 1

1

1

1

1

五、思考题

1．实验用的与非门和或门中不用的输入端如何处理? 答：与门中不用的输入端应接高电平： 或门中不用的输入端应接低电平。

2．如果与非门的一个输入端接时钟，其余输入端应是什么状态时才允许脉冲通过?

答：其余输入端应是高电平状态。

3．J-K 触发器Q n =0时，如果时钟脉冲CP 到来后，触发器处于“1”态，J-K 两端应预先分别是什么状态？

答：J-K 两端应预先（1）J=1，K=0。 （2）J=1，J=1。

4．J-K 触发器与D 触发器的触发边沿有何不同?

答：J-K 触发器是下降沿接通，D 触发器是上升沿接通。