余三码

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八位二进制码转化为BCD码及余三码、BCD码转化余三码

河南科技大学课程设计说明书课程名称 EDA技术题目八位二进制转化为BCD码及余三码、BCD码转化为余三码学院车辆与动力工程学院班级学生姓名指导教师日期2012年7月14号八位二进制码转化为BCD码及余三码、BCD码转化余三码摘要八位二进制数转化为BCD码和余三码的转换在计算机语言中起到了非常重要的作用，通过这次的课程设计让我们更好地掌握二进制数转化为BCD 码和余三码。

二进制转化为余三码不能直接转化，只能通过BCD码为中介进而转化成余三码。

余三码（余3码）是由8421BCD码加上0011形成的一种无权码，由于它的每个字符编码比相应的8421BCD码多3，故称为余三码。

BCD码的一种。

余三码是一种对9的自补代码，因而可给运算带来方便。

其次，在将两个余三码表示的十进制数相加时，能正确产生进位信号，但对“和”必须修正。

修正的方法是：如果有进位，则结果加3；如果无进位，则结果减3。

如，（526）10进制=（0101 0010 0110）8421BCD码=（1000 0101 1001）余3码EDA技术打破了软件和硬件间的壁垒，使计算机的软件技术与硬件实现、设计效率与产品性能合二为一，它代表了电子设计技术和应用技术的发展方向。

VHDL主要用于描述数字系统的接口，结构和功能，它的语法简单易懂，移植性好。

本设计采用VHDL，Altera公司的Quartus II软件仿真，来实现八位二进制到BCD和BCD到余三码的转换。

由于八位二进制的最大范围是0~255，而八位BCD码的范围是0~99，故在转换时输入信号只能取99以内的数。

关键词：八位二进制、BCD码、余三码、VHDL目录第一章绪论 (1)§1.1 课程设计题目 (1)§1.2 设计目的 (2)§1.3 课程设计要求 (2)第二章EDA、VHDL简介 (3)§2.1 EDA简介 (3)§2.2 VHDL简介 (3)第三章设计过程 (5)§3.1设计规划 (5)§3.2各个模块设计及原理图 (5)§3.2.1八位二进制码转化为八位BCD码 (5)§3.2.2八位BCD码转化为八位余三码 (6)§3.2.3八位二进制码转化为8位余三码 (7)第四章系统仿真 (9)§4.1八位二进制码转化为八位BCD码仿真及分析 (9)§4．2八位BCD码转化为八位余三码仿真及分析 (9)§4.3八位二进制码转化为八位余三码仿真及分析 (10)第五章总结 (11)参考文献 (12)第一章绪论随着计算机科学与技术突飞猛进地发展，用数字电路进行信号处理的优势也更加突出，自20世纪70年代开始，这种用数字电路处理模拟信号的所谓“数字化”浪潮已经席卷了电子技术几乎所有的应用领域EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。

余三循环码的编码规律

余三循环码的编码规律
余三循环码是一种线性编码方式，其编码规律如下：
1. 余三循环码的编码方式是将需要编码的信息位，按照模3的余数进行分类，分为余数为0、1、2的三类。

2. 对于余数为0的信息位，编码时在其前面添加一个校验位，使得编码后的码字的模3余数为1。

3. 对于余数为1的信息位，编码时在其前面添加两个校验位，使得编码后的码字的模3余数为2。

4. 对于余数为2的信息位，编码时在其前面添加一个校验位，使得编码后的码字的模3余数为0。

因此，余三循环码的编码规律可以总结为：将信息位按照模3的余数分类，然后在每类信息位前面添加适当的校验位，使得编码后的码字的模3余数与信息位的模3余数不同。

余三循环码是一种高效的线性编码方式，其编码规律具有一定的规律性和系统性。

在实际应用中，余三循环码可以用于数据传输、存储和通信等领域，具有较高的可靠性和稳定性。

同时，余三循环码的编码规则简单易懂，易于实现和维护，因此在许多领域得到了广泛应用。

D触发器构成的余3码计数器数电课设报告 23

D触发器构成的余3码计数器1.绪论随着当代电子信息技术的发展，计数器被广泛运用于各个系统。

在我的生活当中随处可以接触到有关的电子类产品，例如简单的计数系统，传呼系统与通讯系统。

数字电子技术课程设计作为集中实践性教学环节，是在“模拟电子技术”课程之后集中安排的重要实践性教学环节。

我们运用所学到的知识，动手又动脑，在老师的指导下，通过某一专题独立的开展电子电路的设计与实验，培养我们分析，动手解决实际电路问题的能力。

它是我们电类专业的学生必须进行的一种综合性训练。

本次课程设计加深了我们对所学理论知识的理解，并能将其熟练运用，做到理论与实际相结合。

通过对电路的分析与实现，培养了我们学生的自主学习与分析能力，相信每个同学都会在这个课程设计之后都会为将来的学习，毕业设计以及工作打下坚实的基础。

从课程设计出发，通过各个设计环节的工作达到以下的要求:第一，让学生初步掌握电子线路的实验，设计方法。

即学生根据设计要求和性能参数，查阅文献资料，并收集，分析类似电路性能，并通过组装调试等实践活动，是电路达到性能指标。

第二，课程设计为以后的毕业设计打好基础。

毕业设计是系统的工程设计实验，而课程设计的着眼点是让学生开始从理论学习的轨道上逐渐引向实际运用，从已学过的定性分析，定量计算的方法，逐步掌握工程设计的步骤和方法，了解科学实验的程序和实施方法。

第三，培养勤于思考的习惯，通过设计与制作类似电子产品，增强学生对于这方面的学习兴趣与自信心。

本次课程设计以数字电子技术为基本理论基础，着重掌握电路的设计调试方法。

本课程设计应满足以下要求：（1）综合运用数字电子技术课程中所学的理论知识独立完成一个实际应用电路的设计。

（2）通过查阅各个参考文献资料，培养独立分析与解决问题的能力。

（3）熟悉常用元器件的类型与特性，并掌握合理选用原则。

（4）掌握在软件中电子电路的安装与调试。

（5）学会撰写课程设计论文。

（6）培养严肃认真的工作学习作风与严谨的科学态度。

2421转余3码的多种实现方法

2421转余3码的多种实现方法1、实现2421码转换为余3码（输入不允许为非2421码），画出电路图（1）使用74X151和逻辑门实现（2）使用74X138和逻辑门实现（3）使用比较器(74X85)和加法器（74X283）等(例如74X157)实现（4）是否有其他实现方法，如果有请给出1.功能分析1.1转换关系表1.2真值表十进制数第几项 2421码 Excess-3码 x3 x2 x1 x0y3 y2 y1 y00 0 0 0 0 0 0 0 1 1 1 1 0 0 0 1 0 1 0 0 2 2 0 0 1 0 0 1 0 1 3 3 0 0 1 1 0 1 1 0 4 4 0 1 0 0 0 1 1 1 d 5 0 1 0 1 d d d d d 6 0 1 1 0 d d d d d71 11dd dd十进制数 2421码Excess-3码 x3x2x1x0y3y2 y1y00 0 0 0 0 0 0 1 1 1 0 0 0 1 0 1 0 0 2 0 0 1 0 0 1 0 1 3 0 0 1 1 0 1 1 0 4 0 1 0 0 0 1 1 1 5 1 0 1 1 1 0 0 0 6 1 1 0 0 1 0 0 1 7 1 1 0 1 1 0 1 0 8 1 1 1 0 1 0 1 1 9111111d 8 1 0 0 0 d d d dd 9 1 0 0 1 d d d dd 10 1 0 1 0 d d d d5 11 1 0 1 1 1 0 0 06 12 1 1 0 0 1 0 0 17 13 1 1 0 1 1 0 1 08 14 1 1 1 0 1 0 1 19 15 1 1 1 1 1 1 0 01.3卡诺图y3=x3y3=∑(11,12,13,14,15)y2=x3'x0+x2x1x0+x3'x2'x1y2=∑(1,2,3,4,15)y1=x3'x2'x1'x0'+x3'x 2'x1x0+x3'x2x1'x0+x3x2x1'x0'+x3x2x1x0'y1=∑(0,3,4,13,14)2.实现2.1使用74X151和逻辑门实现2.1.1实现思路74X151为8路多路复用器，有三个控制输入端，一个使能端。

8421BCD—余3码转换

8421BCD—余3码转换VHDL程序并行语句的应用一、实训目的1.巩固编译、仿真VHDL文件的方法。

2.掌握VHDL程序并行语句的应用。

二、实训器材计算机与Quartus ?工具软件。

三、实训指导(一) 实训原理8421BCD-余3码转换电路的真值表如表3-1所示。

表3-1 8421BCD-余3码转换电路的真值表输入输出a3 a2 a1 a0 y3 y2 y1 y00 0 0 0 0 0 1 10 0 0 1 0 1 0 00 0 1 0 0 1 0 10 0 1 1 0 1 1 00 1 0 0 0 1 1 10 1 0 1 1 0 0 00 1 1 0 1 0 0 10 1 1 1 1 0 1 01 0 0 0 1 0 1 11 0 0 1 1 1 0 0 (二)实训步骤1.设计输入VHDL文件(1)建立工程项目。

(2)建立VHDL文件。

(3)用条件信号赋语句或选择信号赋值语句等并行语句设计VHDL文件。

VHDL 代码如下:LIBRARY ieee;USE ieee.std_logic_1164.ALL; ENTITY ysmzh ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ysmzh;ARCHITECTURE a OF ysmzh IS BEGINPROCESS(a)BEGINCASE a ISWHEN "0000"=>y<="0011";WHEN "0001"=>y<="0100";WHEN "0010"=>y<="0101";WHEN "0011"=>y<="0110";WHEN "0100"=>y<="0111";WHEN "0101"=>y<="1000";WHEN "0110"=>y<="1001";WHEN "0111"=>y<="1010";WHEN "1000"=>y<="1011";WHEN "1001"=>y<="1100";WHEN OTHERS=>NULL;END CASE;END PROCESS;END a;2.编译仿真VHDL文件(1)编译VHDL文件。

8421BCD—余3码转换

VHDL程‎序并行语句‎的应用一、实训目的1.巩固编译、仿真VHD‎L文件的方‎法。

2.掌握VHD‎L程序并行‎语句的应用‎。

二、实训器材计算机与Q‎u artu‎sⅡ工具软件。

三、实训指导（一）实训原理8421B‎C D-余3码转换‎电路的真值‎表如表3-1所示。

表3-1 8421B‎C D-余3码转换‎电路的真值‎表输入输出a3 a2 a1 a0 y3 y2 y1 y00 0 0 0 0 0 1 10 0 0 1 0 1 0 00 0 1 0 0 1 0 10 0 1 1 0 1 1 00 1 0 0 0 1 1 10 1 0 1 1 0 0 00 1 1 0 1 0 0 10 1 1 1 1 0 1 01 0 0 0 1 0 1 11 0 0 1 1 1 0 0（二）实训步骤1.设计输入V‎H DL文件‎（1）建立工程项‎目。

（2）建立VHD‎L文件。

（3）用条件信号‎赋语句或选‎择信号赋值‎语句等并行‎语句设计V‎H DL文件‎。

VHDL代‎码如下：LIBRA‎R Y ieee;USE ieee.std_l‎o gic_‎1164.ALL;ENTIT‎Y ysmzh‎ISPORT(a:IN STD_L‎O GIC_‎V ECTO‎R(3 DOWNT‎O 0);y:OUT STD_L‎O GIC_‎V ECTO‎R(3 DOWNT‎O 0));END ysmzh‎;ARCHI‎T ECTU‎R E a OF ysmzh‎ISBEGIN‎PROCE‎S S(a)BEGIN‎CASE a ISWHEN "0000"=>y<="0011";WHEN "0001"=>y<="0100";WHEN "0010"=>y<="0101";WHEN "0011"=>y<="0110";WHEN "0100"=>y<="0111";WHEN "0101"=>y<="1000";WHEN "0110"=>y<="1001";WHEN "0111"=>y<="1010";WHEN "1000"=>y<="1011";WHEN "1001"=>y<="1100";WHEN OTHER‎S=>NULL;END CASE;END PROCE‎S S;END a;2.编译仿真V‎H DL文件‎（1）编译VHD‎L文件。

8421BCD码与余三码的相互转换

数字逻辑电路》课程设计报告书题目名称：余三码和8421BCD码相互转化的逻辑电路学院：专业：机电工程学院电子信息工程班级：2016 级 1 班学号：1X01131XXX 姓名：XXX指导教师：XXX2018 年 6 月课程设计报告书1. 掌握组合逻辑电路的基本概念与结构。

2. 认识基本门电路 74LS08、74LS32、 74LS04、74LS48、 74LS27、74LS86的各端口，并能够正确的使用。

3. 了解 8421BCD 码转换成余 3 码及余 3码转换成 8421BCD 码的工作原理，调试及故障排除方法。

4. 掌握芯片间的逻辑关系，准确的进行连线。

设计内容：使用“与”门（ 74LS08）、“或”门（ 74LS32）、非门（ 74LS04）、七段数码管译码器驱动器（ 74LS48）、三输入“或”门 74LS27、“异或门”74LS86，设计 8421BCD 码转换成余 3 码及余 3 码转换成 8421BCD 码。

根据题意，要将 8421BCD 码转换成余 3 码及余 3码转换成 8421BCD 码就必须得根据转换的规则来实现。

其中 8421BCD 码转换成余三码时， 8421BCD 码有0000—0110七种输入，另外有 1101—1111是 3 种输入，这三种输入转换成余三码后用单个数码管无法进行显示；余 3 码转换成 8421BCD 码时，余三码有0011—1111十三种输入，另外有 0000—0010 是三种输入单一数码管无法显示的，因此我们可以用这些无关小项来化简逻辑函数，从而得到优化的逻辑电路，正确的完成设计的要求。

功能说明：设计目的设计内容及功能说明集成电路名称及引脚符号74LS08 与门 74LS32 或门74LS27 三输入“或”74LS04 非门门设计内容及功能说明74LS48 七段数码管译码器驱动器8421BCD码转余3 码”设计步骤余3 码转8421BCD码”根据卡诺图，逻辑函数化简结果如下所示8421BCD码转余3 码”O3(A,B,C, D) A BD BC O2( A,B,C, D) BC BCDBD O1( A,B,C, D) CD CD O0( A,B,C,D) D “余3 码转8421BCD码” Y3(A,B,C, D) AB ACDY2(A,B,C, D) BC BCD BCD Y1(A, B,C,D) CDCD Y0(A, B,C,D) D 4. 画出组合逻辑电路设计步骤5. 调试从 A,B,C,D 端输入 8421BCD 码得到的 O3，O2，O1，O0和输入余 3 码得到的Y3，Y2，Y1，Y0如图所示，与预期结果相同。

八位二进制码转化为BCD码及余三码、BCD码转化余三码

二进制转化为余三码不能直接转化，只能通过BCD码为中介进而转化成余三码。

余三码（余3码）是由8421BCD码加上0011形成的一种无权码，由于它的每个字符编码比相应的8421BCD码多3，故称为余三码。

BCD码的一种。

余三码是一种对9的自补代码，因而可给运算带来方便。

其次，在将两个余三码表示的十进制数相加时，能正确产生进位信号，但对“和”必须修正。

修正的方法是：如果有进位，则结果加3；如果无进位，则结果减3。

VHDL主要用于描述数字系统的接口，结构和功能，它的语法简单易懂，移植性好。

本设计采用VHDL，Altera公司的Quartus II软件仿真，来实现八位二进制到BCD和BCD到余三码的转换。

由于八位二进制的最大范围是0~255，而八位BCD码的范围是0~99，故在转换时输入信号只能取99以内的数。

8421BCD码、格雷码、余3码编码方法

8421BCD码、格雷码、余3码编码方法
数字系统只能识别0和1两种不同的状态，只能识别二进制数。

实际传递和处理的信息很复杂，因此为了能使二进制数码表示更多、更复杂的信息，把0、1按一定的规律编制在一起表示信息，这个过程称为编码。

最常见的编码为二-十进制编码。

所谓二十进制编码是用4位二进制数表示0～9的10个十进制数，也称BCD码。

常见的BCD码有8421码、格雷(Gray)码、余3码、5421码、2421码等编码。

其中8421码、5421码和2421码为有权码，其余为无权码。

1．8421BCD码
8421BCD码是最常用的BCD码，为有权码，各位的权从左到右为8、4、2、1。

在8421BCD 码中利用4位二进制数的16种组合0000～1111 中的前10种组合0000～1001 代表十进制数的0～9，后6种组合1010～1111为无效码。

例：把十进制数78表示为8421BCD码的形式。

解：(78)10＝(0111 1000)8421
(78)10＝(1010 1011)5421
(78)10＝(1101 1110)2421
2．格雷码(Gray)
格雷码最基本的特性是任何相邻的代码间仅有一位数码不同。

在信息传输过程中，若计数电路按格雷码计数时，每次状态更新仅有一位发生变化，因此减少了出错的可能性。

格雷码为无权码。

3．余3码
因余3码是将8421BCD码的每组加上0011(即十进制数3)即比它所代表的十进制数多3，因此称为余3码。

余3码的另一特性是0与9、1和8等互为反码。

余三码转2421码课程设计

课程设计题目余3码转换成2421 BCD 码学院计算机科学与技术学院专业计算机科学与技术专业班级计算机zy1202姓名杨克绚指导教师袁小玲2014 年 6 月26 日目录课程设计任务书 (2)余3码转换成2421BCD码 (3)1.设计 (3)1.1真值表与逻辑表达式 (3)1.2组合逻辑电路图 (4)1.3设计中使用的集成电路名称及引脚编号 (5)2.连线 (6)3.分析及心得体会 (7)3.1结果分析 (7)课程设计任务书学生姓名杨克绚学生专业班级计算机zy1202指导教师袁小玲学院名称计算机科学与技术学院一、题目：余3码转换成2421 BCD 码原始条件：使用“与”门( 74 LS 08 )、“或”门( 74 LS 32 )、非门( 74 LS04 )，设计余3码转换成8421 BCD 码。

二、要求完成设计的主要任务如下：1．能够运用数字逻辑的理论和方法，把时序逻辑电路设计和组合逻辑电路设计相结合，设计一个有实际应用的数字逻辑电路。

2．使用同步时序逻辑电路的设计方法，设计余3码转换成2421 BCD 码。

写出设计中的三个过程。

画出课程设计图。

3．根据74 LS 08、74 LS 32、74 LS 04集成电路引脚号，在设计好的余3码转换成2421 BCD 码电路图中标上引脚号。

4．在试验设备上，使用74 LS 08、74 LS 32、74 LS 04集成电路连接、调试和测试余3码转换成2421 BCD 码电路。

5.设计报告书包括：设计内容与设计要求、设计原理和过程、调试分析、心得体会、参考文献。

三、课程设计进度安排指导教师签名：年月日系主任（责任教师）签名：年月日余3码转换成2421BCD码1.设计1.1真值表与逻辑表达式根据要求列出真值表。

在该课程设计中，余3码有0011~1100十种输入，另外0000~0010和1101~1111六种输入是不可能发生的。

因此~和~是该实验中的无关小项。

十进制数739,对应的余3码

十进制数739,对应的余3码十进制数739对应的余3码是表示数字739的一种编码方式。

余3码是一种逢三进一的编码系统，即每三位十进制数对应的余数，再将余数进行编码表示。

在余3码中，0用0表示，1用1表示，2用2表示，3用10表示，4用11表示，5用12表示，6用20表示，7用21表示，8用22表示，9用100表示，以此类推。

因此，十进制数739的余3码表示为2120。

余3码是一种进位方式特殊的编码方式，它的运算规则与十进制数有所不同。

在余3码中，两个余3码相加时，只需将对应的位数相加，然后按照进位规则进行进位即可。

例如，2120+2011=4131。

这里的3进位，就是将十进制数739进位到了后面一位，同时将余3码的表示形式也进行了相应的进位。

除了可以进行加法运算之外，余3码还可以进行其他的运算，例如减法、乘法和除法运算。

但是，由于余3码是一种非传统的编码方式，其运算规则与十进制数不同，因此需要掌握独特的运算方法和规则才能正确进行计算。

在实际应用中，余3码并不常见，而十进制数则是人们常用的计数方式。

十进制数的优势在于直观易懂，逻辑清晰，广泛应用于日常生活和各个领域。

虽然余3码与十进制数的运算方式不同，但其背后的原理与思维方式是相通的。

通过理解和学习余3码的编码规则，可以帮助我们拓展对于数制的认识，同时也提高了我们对于数学的思维能力。

总结一下，十进制数739对应的余3码是2120。

余3码是一种逢三进一的编码系统，其运算规则与十进制数有所不同。

尽管余3码在实际应用中不太常见，但通过学习余3码的编码规则可以加深对于数制的理解，提高数学思维能力。

Verilog实现BCD码到余3码转换器

Verilog实现BCD码到余3码转换器本例把⼀个串⾏发送的BCD码转换位⼀个余3码串⾏⽐特流。

将BCD码对应的⼗进制数加上3，再转化为等效的⼆进制数就得到了该⼗进制数的余3码。

同时余3码是⾃补码，即余3码的“9的补数”在硬件上可以通过对码字逐位取反得到。

Mealy型FSM实现是通过每⼀位数字来了之后是否向下⼀位进位来实现的。

初始状态⽤S_0表⽰。

通过该例应该学会使⽤FSM的状态转换图（STG）辅助设计/*显式状态机推荐使⽤两个⾏为来描述，⼀个边沿敏感⾏为⽤于同步状态转移，* 另⼀个电平敏感⾏为⽤于描述下⼀个状态和输出逻辑*//*在描述显⽰状态机的下⼀个状态和输出的组合逻辑的电平敏感⾏为时，* 要对所有可能的状态译码*/module BCD_to_Express_3b(output reg B_out,input B_in, clk, reset_b);parameter S_0=3'b000,S_1=3'b001,S_2=3'b101,S_3=3'b111,S_4=3'b011,S_5=3'b110,S_6=3'b010,dont_care_state=3'bx;reg[2:0] state, next_state;always @(posedge clk,negedge reset_b)if(reset_b==0)state<=S_0;elsestate<=next_state;always @(state, B_in) beginB_out=0;case(state)S_0: if(B_in)beginnext_state=S_1;B_out=0;endelse beginnext_state=S_2;B_out=1;endS_1:beginnext_state=S_3;B_out=B_in;endS_2: if(B_in)beginnext_state=S_3;B_out=0;endelse beginnext_state=S_4;B_out=1;endS_3: if(B_in)beginnext_state=S_6;B_out=0;endelse beginnext_state=S_5;B_out=1;endS_4:beginnext_state=S_5;B_out=B_in;endS_5:beginnext_state=S_0;B_out=B_in;endS_6:beginnext_state=S_0;B_out=!B_in;end/*default:beginnext_state=S_0;B_out=0;end*/endcaseendendmodule测试代码如下，分别顺序传⼊0～9，其中count1表⽰1～9，count2表⽰count1的位数`timescale 1ns/1psmodule BCD_to_Express_3b_tb;reg clk,reset_b;wire B_in;wire B_out;reg[3:0] count1;reg[1:0] count2;initial beginclk=0;reset_b=1;count1=0;count2=0;#15 reset_b=0;#5 reset_b=1;#5000 $finish;endinitial begin$dumpfile("dump.lxt");$dumpvars(0,BCD_to_Express_3b_tb);endalways #10 clk=!clk;always @(posedge clk)begincount2=count2+1;endalways @(negedge clk)if(count2==2'b11)count1=count1+1;always @(negedge reset_b)begincount2=0;count1=0;endassign B_in=count1[count2];BCD_to_Express_3b uut(.B_out(B_out),.B_in(B_in),.clk(clk),.reset_b(reset_b));endmodule。

余3码是无权码吗

余3码是无权码吗
因为余3循环码是一种变权码，每一位的在不同代码中并不代表固定的数值，主要特点是相邻的两个代码之间仅有一位的状态不同。

余三码（余3码）是由8421BCD码加上0011形成的一种无权码，由于它的每个字符编码比相应的8421码多3，故称为余三码，是BCD码的一种。

余3码的特点：当两个十进制数的和是9时，相应的余3码的和正好是15，于是可自动产生进位信号，而不需修正。

余三码是一种对9的自补代码，因而可给运算带来方便。

其次，在将两个余三码表示的十进制数相加时，能正确产生进位信号，但对“和”必须修正。

修正的方法是：如果有进位，则结果加3；如果无进位，则结果减3。

而有权码和无权码区别是每一位是否有权值，权是指表示一个十进制数位的4位二进制码的每一位有确定的位权。

格雷码为典型的无权码，格雷码的编码规则是相邻的两代码之间只有一位二进制位不同，每位并没有权值，对应的十进制数是规定的，并不是如8421码能算出来的。

串行的8421BCD码转换成串行余3码的逻辑系统的设计

串行的8421BCD码转换成串行余3码的逻辑系统设计
一、摘要
本文将设计一个串行的8421BCD码转换成串行余3码的逻辑系统。其可实现基本要求如下：8421码作为串行输入，余三码作为串行输出。每四个时钟周期完成一位十进制的转换。
二、设计思路
我们将该逻辑系统大致分为三个模块:
1、输入模块
2、转换模块
3、输出模块
A= Q1，Q0，+ Q1Q0，
通过各个函数表达式可用逻辑门电路搭建转换电路。
方案二：
8421BCD码到余三码转换只需要将8421BCD码加0011即可，这样我们可以直接利用加法器进行转换。
方案一中所用的门电路较多，设计复杂，且各端输出延迟也不等，所以我们采用方案二。
3、输出部分
输出段我们采用74LS163构成一个模四的计数器，采用多路复用器对四个数据Q3Q2Q1Q0选择输出，从而得到串行输出的余三码。
我们于是可从Y端口得到串行输出
的余三码。
四、电路设计
考虑到电路的稳定性，我们在输出部分和输入部分之间加上一74LS175（D触发器）来接受移位位寄存器数据，我们设计的电路原理图如下：其中时钟信号clk4是clk的四分频。
这样串行输入的8421码经输入模块后并行输出，通过转换电路转换成余三码，并行的余三码再通过输出模块串行输出。
三、具体方案
1、输入模块：
采用移位寄存器74LS194作为输入，右移位SR作为串行输入口，Q0、Q1、Q2、Q3作为四个并行输出口。经过4个时钟周期，得到一组8421码（一位十进制）。
2、转换模块
该部分我们有如下两种方案：
方案一：
写出8421BCD码转换成串行余3码的真值表，通过卡诺图化简得出转换电路。

8421BCD码与余三码的相互转换

《数字逻辑电路》课程设计报告书2018年6月课程设计报告书设计目的1.掌握组合逻辑电路的基本概念与结构。

2.认识基本门电路74LS08、74LS32、74LS04、74LS48、74LS27、74LS86的各端口，并能够正确的使用。

3.了解8421BCD码转换成余3码及余3码转换成8421BCD码的工作原理，调试及故障排除方法。

4.掌握芯片间的逻辑关系，准确的进行连线。

设计内容及功能说明设计内容：使用“与”门（74LS08）、“或”门（74LS32）、非门（74LS04）、七段数码管译码器驱动器（74LS48）、三输入“或”门74LS27、“异或门”74LS86，设计8421BCD码转换成余3码及余3码转换成8421BCD码。

根据题意，要将8421BCD码转换成余3码及余3码转换成8421BCD码就必须得根据转换的规则来实现。

其中8421BCD码转换成余三码时，8421BCD码有0000—0110七种输入，另外有1101—1111是3种输入，这三种输入转换成余三码后用单个数码管无法进行显示；余3码转换成8421BCD 码时，余三码有0011—1111十三种输入，另外有0000—0010是三种输入单一数码管无法显示的，因此我们可以用这些无关小项来化简逻辑函数，从而得到优化的逻辑电路，正确的完成设计的要求。

功能说明：集成电路名称及引脚符号74LS08与门74LS32或门74LS04非门74LS27三输入“或”门设计内容及功能说明74LS48七段数码管译码器驱动器设计步骤“8421BCD码转余3码”“余3码转8421BCD码”根据卡诺图，逻辑函数化简结果如下所示。

“8421BCD 码转余3码”DD C B A O D C CD D C B A O D B D C B C B D C B A O BC BD A D C B A O =+=++=++=),,,(0),,,(1),,,(2),,,(3“余3码转8421BCD 码”DD C B A Y D C D C D C B A Y D C B BCD C B D C B A Y ACD AB D C B A Y =+=++=+=),,,(0),,,(1),,,(2),,,(34.画出组合逻辑电路5.调试从A,B,C,D端输入8421BCD码得到的O3，O2，O1，O0和输入余3码得到的Y3，Y2，Y1，Y0如图所示，与预期结果相同。

余三循环码规律

余三循环码规律
余三循环码是一种纠错码，其规律是：
1.将原始数据分割成多个长度相等的块。

2.对每个块进行编码，生成一个长度比原始数据多三倍的编码块。

3.在编码块末尾添加三个特殊字符，使得编码块的末尾三个字符是该
编码块中所有字符的“异或和”（即对所有字符进行异或运算得到的值）。

4.将所有编码块拼接起来，形成一个完整的编码数据。

5.接收端接收到编码数据后，对每个块进行解码，重构原始数据。

6.如果某个块中存在错误，通过计算“异或和”来进行纠错，找出错
误字符并修复。

总体来说，余三循环码通过添加异或和来实现数据校验和纠错，可以
有效地提高数据传输的可靠性。

bcd—余3码转换 (1)

VHDL程序并行语句的应用一、实训目的1.巩固编译、仿真VHDL文件的方法。

2.掌握VHDL程序并行语句的应用。

二、实训器材计算机与Quartus Ⅱ工具软件。

三、实训指导（一）实训原理8421BCD-余3码转换电路的真值表如表3-1所示。

表3-1 8421BCD-余3码转换电路的真值表输入输出a3 a2 a1 a0 y3 y2 y1 y00 0 0 0 0 0 1 10 0 0 1 0 1 0 00 0 1 0 0 1 0 11 1 0 1 1 00 1 0 0 0 1 1 10 1 0 1 1 0 0 00 1 1 0 1 0 0 10 1 1 1 1 0 1 01 0 0 0 1 0 1 11 0 0 1 1 1 0 0 （二）实训步骤1.设计输入VHDL文件（1）建立工程项目。

（2）建立VHDL文件。

（3）用条件信号赋语句或选择信号赋值语句等并行语句设计VHDL文件。

VHDL代码如下：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY ysmzh ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ysmzh;ARCHITECTURE a OF ysmzh ISBEGINPROCESS(a)BEGINCASE a ISWHEN "0000"=>y<="0011";WHEN "0001"=>y<="0100";WHEN "0010"=>y<="0101";WHEN "0011"=>y<="0110";WHEN "0100"=>y<="0111";WHEN "0101"=>y<="1000";WHEN "0110"=>y<="1001";WHEN "0111"=>y<="1010";WHEN "1000"=>y<="1011";WHEN "1001"=>y<="1100";WHEN OTHERS=>NULL;END CASE;END PROCESS;END a;2.编译仿真VHDL文件（1）编译VHDL文件。