《数字电子技术项目教程》项目4 4位二进制数加法数码显示
《数字电子技术项目教程》项目4 4位二进制数加法数码显示
项目4 4位二进制数加法 数码显示电路的制作
4.1 项目描述
本项目通过全加器逻辑功能验证、数值比 较器逻辑功能验证技能训练，4位二进制数 加法数码显示电路的制作，将数制、码制、 半加器、全加器、比较器等相关知识内容 有机融合。
Ci-1
CI CO
Ci
≥1
Ci
3. 多位加法器
1）串行进位加法器
要进行多位数相加，最简单的方法是将多个全加器进行级 联，称为串行进位加法器。如图4-3所示是4位串行进位加
法器，从图中可见，两个4位相加数A3A2A1A0和 B3B2B1B0的各位同时送到相应全加器的输入端，进位数
串行传送。全加器的个数等于相加数的位数，最低位全加
10
S8
15
B3
1KΩ×8
11 7
B4 C0
GND
C4
9
74LS 283
7
A
VCC
1
2
6
3 4 5
B
a
C
b
74LS 48
c
D
d
e
LT
f
BI/RBO
g
RBI
13 12 11 10 9 15 14
GND
200 Ω×8
BS20 1
1
a
DPY
2
b
a
3 4
cf d
g
b
5
ee
c
6
f
d
7
g
四位二进制加法器的设计[1]
![四位二进制加法器的设计[1]](https://img.taocdn.com/s3/m/713fdc13866fb84ae45c8d4b.png)
长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
四位二进制加法器 课程设计报告
《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号5月日至 6月日共周目录技术要求·2摘要·2第一章系统概述1、总体设计思想·22、系统框图·33、工作原理·3第二章单元电路设计及分析1、加法器的选择·42、译码器Ⅰ的选择·83、译码器Ⅱ的选择·114、数码管的选择·13第三章系统综述及总体电路图1、系统综述·142、总体电路图·153、仿真结果·15第四章结束语收获与体会·16鸣谢·17附录1、元件材料清单·172、部分元器件引脚图·17参考文献··174位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。
第一章系统概述1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
四位二进制数可控加减法 上海交通大学电子技术实验大作业
《四位二进制数可控加减法》实验报告实验名称: 四位二进制数可控加减法姓名：学号：班级：目录一、实验方案 (3)二、设计思路................................................................................ 错误!未定义书签。
三、程序代码................................................................................ 错误!未定义书签。
四、调试问题 (6)五、心得感想 (7)一、实验方案1）基本功能实现两个四位二进制数的加减法运算,能够在led灯和数码管显示出结果。
2）清零功能利用一个微动开关，当微动开关按下时结果清零显示。
3）数码管显示将结果转换为七段显示器显示。
将运算结果输送到数码管中。
利用到人的视觉误差和短暂延时显示四位运算结果。
4）溢出问题若有溢出，则数码管显示“E”。
二、设计思路基本功能中分为连个模块，主模块用来运算加减法以及记录溢出和结果，子模块用来进行七段数码管的显示。
扩展功能中数码管显示要利用暂留现象，因此利用时钟clk来进行设计。
三、程序代码module show_sub(input [1:0]num,output reg [6:0] a_to_g );always @(*)case(num)2'b00: a_to_g=7'b1000000;2'b01: a_to_g=7'b1111001;2'b10: a_to_g=7'b1111111;2'b11: a_to_g=7'b0000110;default: a_to_g=7'b0000110;endcaseendmodulemodule show_top(input clk,clr,input wire [7:0] sw,input plus,sub,output wire [6:0] a_to_g,output reg [3:0] an,output reg [3:0] led );reg [15:0] clk_cnt;wire [1:0]s;reg [3:0] result; //运算结果reg [1:0] res;reg flag; //溢出标志wire [3:0] data1;wire [3:0] data2;assign data1=sw[7:4];assign data2=sw[3:0];assign s=clk_cnt[15:14];always @(posedge clk)beginclk_cnt=clk_cnt+1;endalways@(posedge plus or posedge sub or posedge clr)。
4位二进制加法器实验报告
4 位二进制加法器实验报告一、实验名称：4 位二进制加法器设计实验二、实验目的：1.进一步熟悉QuartusII 软件使用方法。
2.进一步掌握的VerilogHDL 语言描述和原理图描述的方法。
3.进一步掌握4 位二进制加法器的设计方法。
三、设计思想：用串行进位方式构成的 4 位二进制加法器如图：4 位串行进位二进制加法器是以一位二进制全加器为基础，如图，将四个一位二进制全加器串接构成一个4 位二进制加法器。
4 位二进制加法器可对两个4 位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。
可以采用原理图的描述方法和VerilogHDL 语言描述方法。
四、实验内容：1.通过VerilogHDL 语言描述4 位二进制加法器的功能。
2.通过原理图方式描述4 位二进制加法器的功能。
3.通过波形仿真验证描述4 位二进制加法器的功能。
五、实验流程：1.采用VerilogHDL 语言描述实现4 位二进制加法器：(1).首先用VerilogHDL 语言编写二进制半加器：module halfadd(s,c,a,b);input a,b;output s,c;xor(s,a,b);and(c,a,b);endmodule按周期输入波形(2).再编写一位二进制全加器：module fulladd (s,co,a,b,cl); inputa,b,cl;output s,co;wire s1,d1,d2;halfadd ha1 (s1,d1,a,b); halfadd ha2 (s,d2,s1,cl);or g1(co,d2,d1);Endmodule按周期输入波形(2).之后编写4 位二进制加法器：module bitadd (s,c3,a,b,t1);input [3:0]a,b;input t1;output [3:0]s;output c3;wire c0,c1,c2;fulladd fa0(s[0],c0,a[0],b[0],t1);fulladd fa1(s[1],c1,a[1],b[1],c0);fulladd fa2(s[2],c2,a[2],b[2],c1);fulladd fa3(s[3],c3,a[3],b[3],c2);endmodule2.按照4 位二进制加法器的工作原理可以绘制成如下原理图：3.功能仿真波形及说明：(1).按周期输入波形：由此波形图可以分析：例如0001+0001=0010、0100+0100=1000、0110+0110=1100…对于所有的两个四位二进制相加，结果正确。
四位二进制加法器课程分析研究报告[1]
![四位二进制加法器课程分析研究报告[1]](https://img.taocdn.com/s3/m/b8af154a2cc58bd63086bd50.png)
四位二进制加法器课程分析研究报告[1]————————————————————————————————作者：————————————————————————————————日期：课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。
本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。
信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。
总体论证方案与选择设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。
本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。
而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。
加法器选择全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。
1)串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
优点：电路比较简单。
最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。
数字电子技术项目4 4位二进制数加法数码显示
YAB AB
A1 =B=1＆；A＜B时，Y AY B
≥1
YAB
＆
A
B
1
YAB
YAB AB
可写出逻辑函数表达式
YAB AB AB AB AB
2．多位数值比较器
如两个多位二进制数进行比较时， 则需从高位到低位逐位进行比较。 只有在高位相应的二进制数相等时， 才能进行低位数的比较。当比较到 某一位二进制数不等时，其比较结 果便为两个多位二进制数的比较结 果。
逻辑电平开关，输出端接LED电平指示，灯亮为1， 灯灭为0。 3）验证功能 输入端按真值表输入不同数值，观察输出端接 LED电平指示，
4.4 项目实施
1．4位二进制数加法数码显示电路
+5V
S1
S2
5
A1
VCC
S3
3
A2
S4
14
A3
S1
4
S5
12
A4
S2
1
S6
6
B1
S3
13
S7
2
B2
S4
S
2. 全加器
将两个多位二进制数相加时，除了将两个同位数 相加外，还应加上来自相邻低位的进位，实现这 种运算的电路称为全加器。
全加器具有三个输入端，A、B为被加数和加数， Ci-1是来自低位的进位输入，两个输出端，Ci是向 高位的进位输出，Si是本位和输出。
写出输出逻辑表达式
Ci-1
=1
Si
Si Ai Bi Ci1
Ai
Bi
Ci Ai Bi Ci1 ( Ai Bi )
=1 ＆
Ai
四位二进制数的可控加法实验报告
四位二进制数的可控加法实验报告一、实验目的。
1.了解四位二进制数运算的基本原理,制定设计方案。
2.利用ISE软件进行可编程逻辑器件设计,完成逻辑仿真功能。
3.使用编译器将设计实现,下载到BASYS2实验板上进行调试和验证所设计的四位二进制数的运算。
二、实验器材。
1.Pentium—Ⅲ计算机一台；2.BASYS2 实验板一只；三、实验方案。
1.基本功能。
实现了两个四位二进制数的加减法运算,能够在输出端得出结果.2.清零功能。
利用一个微动开关，在逻辑程序中表示出当按下微动开关后两个操作数都变为零。
再调用以前的加法程序，即可实现输出结果清零。
3.用数码管显示。
编写程序，将数值转换为七段显示器显示。
将运算结果输送到数码管中。
值得注意的是四个数码管要显示不同的数字，就需要利用到人的视觉误差，做一些短暂的延时。
4.溢出显示。
本实验中，设计的是一个无符号数加减法器，因而其共有两种溢出情况一，减法时，减数大于被减数，针对这种情况可以利用比较大小进行溢出判断；二，加法时，被操作数之和大于15。
判断进位，如果进位为1则显示溢出，若反之，则不显示。
四、实验原理图。
五、实验模块说明及部分代码。
1.add1部分。
将输入的两个操作数相加并判断大小。
相加结果放在led中，进位放在carry中。
led[0]=num1[0]^num2[0];carry[0]=num1[0]&num2[0];led[1]=num1[1]^num2[1]^carry[0];carry[1]=(num1[1]&num2[1])|(carry[0]&(num1[1]^num2[1]));led[2]=num1[2]^num2[2]^carry[1];carry[2]=(num1[2]&num2[2])|(carry[1]&(num1[2]^num2[2]));led[3]=num1[3]^num2[3]^carry[2];if(add)begincarry[3]=(num1[3]&num2[3])|(carry[2]&(num1[3]^num2[3]));endif(sub)beginif(compare)carry[3]=1;elsecarry[3]=(num1[3]&num2[3])|(carry[2]&(num1[3]^num2[3]))&(~sub);2.seg7ment。
4位二进制数加法器实验
《电子线路设计、实验、测试》实验报告实验名称：4位二进制数加法器实验院系：电子信息与通信学院专业班级：电信1401班姓名：XXX学号：xxxxxx时间：地点：南一楼指导教师：2016 年 4 月 13 日4位二进制加法器实验一.实验目的1.熟悉ISE软件的使用2.熟悉并初步掌握Verilog HDL描述电路的方法3.掌握用仿真波形验证电路功能的方法4.熟悉使用ISE软件创建文件并下载到basys2开发板上的过程二.实验内容用ISE软件对4位二进制全加器实验进行仿真，采用4位二进制数加法器的数据流描述方式，由于被加数A和加数B都是4位的，而低位的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。
然后对其进行仿真，最后创建约束文件，生成bit文件下载到basys2开发板上，对开发板进行操作。
三.实验原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
图1为全加器的方框图。
图2全加器原理图。
被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。
能实现全加运算功能的电路称为全加电路。
全加器的逻辑功能真值表如表1中所列。
表1 全加器逻辑功能真值表图1 全加器方框图图2 全加器原理图四位全加器四位全加器如图3所示，四位全加器是由半加器和一位全加器组建而成：图3四位全加器原理图四、实验步骤与要求1.创建一个子目录，并新建一个工程项目。
2.创建一个Verilog HDL文件，并将文件添加到工程项目中并编译整个项目，查看该电路所占用的逻辑单元(Logic Elements,LE)的数量。
3.对设计项目进行时序仿真，记录仿真波形图。
4.根据FPGA开发板使用说明书，对设计文件中的输入、输出信号分配引脚。
即使用开发板上的拨动开关代表电路的输入，用发光二极管(LED)代表电路的输出。
5.重新编译电路，并下载到FPGA器件中。
改变拨动开关的位置，并观察LED灯的亮、灭状态，测试电路的功能。
4位二进制加减法计数器
贵州大学实验报告
学院：计算机科学与信息学院专业：信息安全班级：
c=1;
end
else begin //如果data_r的值不等于0000则执行以下步骤
data_r<=data_r-1; //将data_r-1的值赋给data_r
c=0;
end
end
end
end
endmodule //模块定义结束
实
验
数
据
从实验结果图可以看出当up_down=1时执行加法计数器，每当clk输入一个上升信号时计数器的值DOUT 增加1。
当up_down=0时执行减法计数器，每当clk输入一个上升信号时计数器的值DOUT减少1。
当load=1是计数器载入预留值即DOUT=DIN。
当clr输入为1是计数器执行清零操作。
注：各学院可根据教学需要对以上栏木进行增减。
表格内容可根据内容扩充。
四位二进制加法器电工电子课程设计
长安大学电子技术课程设计4位二进制加法器专业车辆工程班级22010901姓名韩塽指导教师顾樱华日期2011、6、26目录一、技术要求 (2)二、摘要 (2)三、总体设计方案的论证及选择 (2)1、加法器的选取 (2)2、译码器的选取 (2)3、数码管的选取 (3)四.设计方案的原理框图，总体电路图，接线图及说明 (3)1、总体原理图 (3)2、总体接线图 (4)五.单元电路设计，主要元器件选择与电路参数计算 (4)1、逻辑开关 (4)2、加法器设计 (5)3、译码器设计 (7)4、数码管设计 (9)六、收获与体会 (10)七、参考文献 (11)八、附件（元器件清单） (12)评语 (13)一.技术要求1.四位二进制加数与被加数输入2.二位数码管显示二.摘要该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。
数码显示采用计数器，译码器七段译码显示管来实现。
加法器分为半加器和全加器，半加器只能实现两个一位二进制数的相加，其只考虑两个加数本身的求和而不考虑低位来的进数位。
目前使用最广泛的二进制加法器是二进制并行加法器。
三.总体设计方案的论证及选择1.加法器的选取二进制并行加法器是一种能并行产生两个n位二进制算术和的组合逻辑电路。
按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。
所以根据加法器的工作速度选取超前进位加法器。
这里供选取的超前进位加法器有74LS283，CT74LS283，SN74LS283，DM74LS283，HD74LS283，M74LS283 可供选择。
由于我们是非电专业，对电子器件的选取要求不高，为使设计简单起见所以选74LS283加法器。
2.译码器的选取译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。
《实用数字电子技术项目教程》课件 项目二 加法及数码显示器制作
1．七段显示译码器74LS48
七段显示译码器74LS48是输出高电平有效的译码器， 其引脚排列图如下图所示。其中，A3 ~ A0为译码器的输入 信号，Ya ~ Yg 为译码器的7个输出， LT 为译码器的灯测试 输入， BI / RBO 为译码器的消隐输入/灭零输出， RBI 为灭零 输入。
表2-6所示为 74LS48的逻辑功 能表。
由表2-6可知，当输入 A3A2 A1A0 =0000～1001时，输出控制LED 数码管显示数字0～9；当输入 A3A2 A1A0=1010～1111时，输出为稳定 的非数字信号，据此可检查输入信号的正确性。
此外，该芯片还有以下三种控制功能：
✓ 熄灯：即消隐功能。当 BI 输入0时，无论其他控制输入 （ LT 、 RB）I 及信号输入（A3A2 A1A0 ）为何值，各个输出端均输出0， 使数码管熄灭。该功能主要用于多数码管的动态显示。
（二）七段显示译码器
在数字电路中，数字量都是以一定的代码形式出现的，所 以这些数字量要先经过译码，才能送到数字显示器去显示。 这种能把数字量翻译成数字显示器所能识别的信号的译码器 称为数字显示译码器。
七段显示译码器指的是输入8421BCD码，输出七段显示码 的集成电路芯片。因为LED数码管有共阴极和共阳极两种结 构，所以七段显示译码器也有输出段码高电平有效和低电平 有效两种。输出高电平有效的译码器用于控制共阴极数码管； 输出低电平有效的译码器用于控制共阳极数码管。
（4位二进制数），
输出为EDCBA，其中E为十进制数的十位，DCBA为个位
BCD码。
（一）真值表
码制转换电 路的真值表如表 2-8所示。
（二）化简 码制转换电路的卡诺图如下图所示。
由卡诺图可得：
数电课程设计论文四位二进制加计数器
成绩评定表课程设计任务书摘要本文描述了四位二进制同步加法计数器的功能，并且缺省了状态0100，0101，0110，1000，1001。
计数器初始状态从0000开始，每来一个CP脉冲计数器就加1，当增加到0011时，直接跳到状态0111；再来一个CP脉冲，计数器直接跳到状态1010；当计数器加到1111时，给高位进位的同时计数器归零。
本课程设计分别通过QuartusⅡ和multisim软件设计实现此计时器。
在QuartusⅡ软件中先用VHDL语言描述此计数器，编译完成后，进行波形仿真，最后下载到试验箱中。
在multisim软件中首先设计实现此计数器功能的电路图，然后运行仿真电路图，通过LED灯亮灭的顺序和逻辑分析仪的波形变化情况验证电路图的正确性。
关键词：四位二进制加计数器；QuartusⅡ软件；multisim软件；目录1课程设计目的 (1)2课程设计实现框图 (1)3实现过程 (1)3.1QuartusⅡ实现过程（VHDL） (1)3.1.1建立工程 (2)3.1.2VHDL源程序 (5)3.1.3编译和仿真过程 (6)3.1.4引脚锁定与下载 (9)3.1.5仿真结果分析 (10)3.2Multisim实现过程（电路设计） (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (15)3.2.3逻辑分析仪显示的波形 (16)3.2.4仿真结果分析 (16)4设计体会 (17)5参考文献 (18)1课程设计目的1、了解数字系统设计方法。
2、熟悉VHDL语言及其仿真环境、下载方法。
3、熟悉Multisim环境。
4.设计实现四位二进制加计数器（缺0100,0101,0110,1000,1001）。
2课程设计实现框图图1所示是四位二进制同步加法计数器的结构示意框图。
CP是输入计数脉冲，所谓计数，就是计CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器计满时再来CP脉冲，计数器归零的同时给高位进位，即要送给高位进位信号，图中的输出信号C就是要送给高位的进位信号。
四位二进制加法器课程设计
长安大学电工与电子技术课程设计四位二进制加法器专业__汽车服务工程__班级2011220601姓名户亚威指导教师杨东霞日期_2013.6.24~27__目录一、题目名称 (2)二、技术要求 (4)三、纲要及序言 (4)四、整体设计方案的论证及选择 (4)1、加法器的选用 (4)2、译码器的选用 (4)3、数码管的选用 (5)五、设计方案的原理，整体电路图 (5)1、整体原理图 (5)2、整体接线图 (6)六、单元电路设计，主要元器件选择与电路参数计算 (6)1、数据开关设计 (6)2、加法器设计 (7)3、译码器设计 (8)4、数码管设计 (11)七、元器件清单 (12)八、收获与领会 (12)九、参照文件 (13)十、考语 (2)一、题目名称四位二进制加法器二.技术要求1.四位二进制加数与被加数输入2.二位数码管显示三、序言及纲要四位二进制加法器的设计包含：1、四位二进制加数和被加数的输入，2、两个数的相加运算及和的输出，3、将两个数的和经过译码器显示在数码管上。
二进制数的输入能够经过数据开关实现，用加法器能够进行二进制数的加法运算。
两个四位二进制数相加后的和在十进制数的0~30内，此中产生的进位和对十进制数十位的判断和显示是要点和难点，这需要经过译码器来实现。
对数据译码后即可用适合的数码管与译码器相连，显示数据。
四、整体设计方案的论证及元件选择1、加法器的选择在数字系统中，常常需要进行算术运算，逻辑操作及数字大小比较等操作，实现这些运算功能的电路时加法器。
加法器是一种逻辑组合电路，主要功能是实现二进制数的算数加法运算。
加法器有两种基本种类：半加器和全加器。
半加器是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。
全加器是实现两个一位二进制数及低位来的进位数相加，求得和数及向高位进位的逻辑电路。
依据加法器的工作速度选用超行进位加法器。
数电课设 四位二进制加法计数器的设计
00
0001
0010
0100
0011
01
0101
0110
1000
0111
11
XXXX
0000
XXXX
XXXX
10
1001
1010
XXXX
1101
图2.1次态 的卡诺图
将上述卡诺图对应拆成四个卡诺图，分别求出 、 、 、 表达式
如下所示：
00
01
11
10
00
0
0
0
0
01
0
0
1
0
11
X
0
X
X
10
1
1
成绩评定表
学生姓名
XXX
班级学号
专业
通信工程
课程设计题目
四位二进制计数器
评语
组长签字：
成绩
日期
20 年 月 日
课程设计任务书
学 院
信息科学与技术
专 业
通信工程
学生姓名
XXX
班级学号
课程设计题目
四位二进制同步加法计数器（缺1011 1100 1110 1111）
实践教学要求与任务:
1.了解数字系统设计方法。
图1.3
图1.4
写入程序，保存程序
图1.5
具体程序如下：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count10 is
port(CP,r:in std_logic;
q:out std_logic_vector(3 downto 0));
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CO
CO CI
CO CI
CO CI
∑
∑
∑
∑
CI
A3
B3
A2
B2
A1
B1
A0
B0
超前进位加法器
为了提高速度，人们又设计了一种多位数快速 进位(又称超前进位)的加法器。所谓快速进位， 是指在加法运算过程中，各级进位信号同时送 到各位全加器的进位输入端，现在的集成加法 器，大多采用这种方法。 CT74LS283是一种典型的快速进位的集成4位 加法器；其逻辑符号如图所示。
（1)8421BCD码 8421BCD码是有权码，各位的权值分别为8、4、2、1。 虽然8421BCD码的权值与四位自然二进制码的权值相 同，但二者是两种不同的代码。 （2)5421BCD码和2421BCD码 5421BCD码和242lBCD码也是有权码，各位的权值分 别为5、4、2、1和2、4、2、1。用4位二进制数表示1 位十进制数，每组代码各位加权系数的和为其表示的 十进制数。 （3)余3BCD码 余3码是862lBCD码的每个码组加3(0011)形成的。其 中的0和9，1和8，2和7，3和6，4和5，各对码组相 加均为1111，余3BCD码也是自补代码,简称余3码。余 3码各位无固定权值，故属于无权码。
3．数值比较器的扩展
用两片CT74LS85构成一个8位数值比较器。 根据多位数值比较规则，在高位数相等时，则比 较结果取决于低位数。因此，应将两个8位二进制 数的高4位接到高位片上，低4位接到低位片上。
4.3技能训练
实训内容 将两个多位二进制数 相加时，除了将两个 同位数相加外，还应 加上来自相邻低位的 进位。实现这种运算 的电路称为全加器。 用与非门和异或门构 成全加器，电路如图 所示。
将两个多位二进制数相加时，除了将两个同位数 相加外，还应加上来自相邻低位的进位，实现这 种运算的电路称为全加器。 全加器具有三个输入端，A、B为被加数和加数， Ci-1是来自低位的进位输入，两个输出端，Ci是向 高位的进位输出，Si是本位和输出。 写出输出逻辑表达式
Ci-1
=1
Si Ai
Si Ai Bi Ci 1
Ci Ai Bi Ci 1 ( Ai Bi )
∑
CI CO
Si Ci
Ai Bi
=1 ＆
≥1 Ci
Bi Ci-1
3. 多位加法器
1）串行进位加法器 要进行多位数相加，最简单的方法是将多个全加器进行级 联，称为串行进位加法器。如图4-3所示是4位串行进位加 法器，从图中可见，两个4位相加数A3A2A1A0和 B3B2B1B0的各位同时送到相应全加器的输入端，进位数 串行传送。全加器的个数等于相加数的位数，最低位全加 器的Ci-1端应接0。
实训步骤 1）连接电路 取74LS85按照电路图连接电路 2）连接电源 检查电路连接正确后，接上+5V电源，输入端接 逻辑电平开关，输出端接LED电平指示，灯亮为1， 灯灭为0。 3）验证功能 输入端按真值表输入不同数值，观察输出端接 LED电平指示，
4.4 项目实施
1．4位二进制数加法数码显示电路
YA B AB
YA B AB
A
1
＆ ≥1 ＆
Y A B
Y A B Y A B
可写出逻辑函数表达式
YA B AB AB AB AB
B
1
2．多位数值比较器
如两个多位二进制数进行比较时， 则需从高位到低位逐位进行比较。 只有在高位相应的二进制数相等时， 才能进行低位数的比较。当比较到 某一位二进制数不等时，其比较结 果便为两个多位二进制数的比较结 果。 如两个4位二进制数A=A3A2A1A0 和B=B3B2B1B0进行大小比较时， 若A3>B3，则A>B；若A3<B3， 则A<B；若A3=B3、A2>B2，则 A>B；若A3=B3、A2<B2，则 A<B。依次类推，直到比较出结果 为止。
4.3.2.数值比较器逻辑功能验证
实训内容 对两个位数相同的二进制整数进行数值比较 并判定其大小关系的逻辑电路称为数值比较 器。如两个多位二进制数进行比较时，则需 从高位到低位逐位进行比较。只有在高位相 应的二进制数相等时，才能进行低位数的比 较。当比较到某一位二进制数不等时，其比 较结果便为两个多位二进制数的比较结果。
2）十进制数转换成非十进制数 十进制数转换为非十进制数时，要将其整数部 分和小数部分分别转换，结果合并为目的数制 形式。 （1）整数部分的转换 整数部分的转换方法是采用连续“除基取余”， 一直除到商数为0为止。最先得到的余数为整数 部分的最低位。 （2）小数转换的转换方法是采用连续“乘基取 整”，一直进行到乘积的小数部分为0或满足要 求的精度为止。最先得到的整数为小数部分的 最高位。
项目4 4位二进制数加法
数码显示电路的制作
4.1 项目描述
本项目通过全加器逻辑功能验证、数值比 较器逻辑功能验证技能训练，4位二进制数 加法数码显示电路的制作，将数制、码制、 半加器、全加器、比较器等相关知识内容 有机融合。 项目要求 二进制数加法数码显示电路，能实现4位二 进制数相加，并能通过译码显示电路实现 数码显示。
2．不同数制间的转换 1）非十进制数转换为十进制数 由二进制、八进制、十六进制数转换为十进制数， 只要将它们按权展开，求各位数值之和，即可得 到对应的十进制数。 (1011.01)2=1×23+0×22+1×21+1×20+0×21+1×2-2=8+2+1+0.25=(11.25)10 (172.01)8=1×82+7×81+2×80+0×8-1+1×81=64+56+2+0.0125=(122.0125)10 (8ED.C7)=8×162+14×161+13×160+12×161+7×16-2=(2285.7773)10
比较器功能测试电路
VCC +5V S1 10 S2 12 S3 13 S4 15 S5 9 S6 11 S7 14 S8 1K×8 1 2 4 3 A0 A1 A2 A3 B0 B1 B2 B3 A<B A>B A=B A<B A>B A=B 7 5 6 VD3 200 Ω VD2 200 Ω 74LS85 VD1 200 Ω
A B
=1
74LS86
=1
C
＆
S
74LS00
＆
C0
＆
实训步骤 连接电路 取74LS00、74LS86按照电路图连接电路。 连接电源 检查电路连接正确后，接上+5V电源，输入 端接逻辑电平开关，输出端接LED电平指示， 灯亮为1，灯灭为0。 验证功能 输入端按真值表输入不同数值，观察输出端 接LED电平指示.
VCC
VCC
LT BI/RBO RBI
13 12 11 10 9 15 14
200 Ω×8
1 2 3 4 5 6 7 8
BS20 1 DPY a a b c f b g d e e c d f dp g dp GND
4.4.2 项目制作
1.元器件检测 集成4位二进制超前进位加法器74LS283的检测采 用图4-13所示，逻辑开关通断的不同组合，实现 输入不同的4位二进制数A3A2A1A0、B3B2B1B0， S4S3S2S1为其和数输出，观察发光二极管的发光 和熄灭情况，灯亮为1，灯灭为0，将测试结果与 理论分析对比是否一致，确定74LS283功能是否 正常。 电路中其它元件的检测，与前面项目中检测方法 相同。
+5V
S1 5 S2 3 S3 14 S4 12 S5 6 S6 2 S7 15 S8 1KΩ×8 11 7 A1 A2 A3 A4 B1 B2 B3 B4 C0 GND C4 74LS283 S1 S2 S3 S4 4 1 13 10 7 1 2 6 3 4 5 9 GND A B C D 74LS48 a b c d e f g
2． 码制 在数字系统中，二进制代码常用来表示特定的信息。 将若干个二进制代码0和1按一定规则排列起来，表 示某种特定含义的代码，称为二进制代码，或称二 进制码。如用一定位数的二进制代码表示数字、文 字和字符等。 1）二-十进制代码 将十进制数的0~9十个数字用二进制数表示的代码， 称为二-十进制码，又称BCD码。 由于4位二进制数码有16种不同组合，而十进制数只 需用到其中的10中组合，因此二-十进制数代码有多 种方案。
2.电路安装
1）将检测合格的元器件按电路图连接安装在面包板上。 2）插接集成电路时，使两排引脚与底板上插孔对应，轻轻用力 将电路插上。 3）导线应粗细适当，一般选取直径为0.6~0.8mm的单股导线， 最好用不同色线以区分不同用途。 4）布线应有次序地进行，按信号源的顺序从输入到输出依次布 线。 5）连线应避免过长，避免从集成元件上方跨越，避免多次的重 叠交错，以利于布线，更换元件，以及故障检查和排除。 6）电路布线应整齐、美观、牢固。水平导线应尽量紧贴底板。 7)安装过程要细心，防止导线绝缘层被损伤，不要让线头、螺钉、 垫圈等异物落入安装电路中，以免造成短路或漏电。 8）电路安装完后，检查电路连接，确认无误后再接入电源。
3）二进制与八进制、十六进制间相互转换 以二进制数的小数点为起点，分别向左、向右每三位 (或四位)分一组。对于小数部分，最低位一组不足三位 (或四位)时，必须在有效位右边补0，使其足位；然后， 把每一组二进制数转换成八进制(或十六进制)数，并保 持原排序。对于整数部分，最高位一组不足位时，可在 有效位的左边补0，也可不补。 4）八进制数或十六进制数转换成二进制数 八进制(或十六进制)数转换成二进制数时，只要把八进 制(或十六进制)数的每一位数码分别转换成三位(或四位) 的二进制数．并保持原排序即可。整数最高位一组左边 的0及小数最低位一组右边的0可以省略。