Allegro16.3的使用总结教程
Allegro16.3学习之：过孔定义
Allegro16.3学习之：过孔定义Setup-->B/B Via Definitions-->Auto Define B/B Via来设置过孔，如图：Input Pad name:在pad库里面选择希望用来做过孔的pad.Select end layer: Bottom层，Add prefix则可以输入你希望命名的过孔的名字。
layers: use all layer，通孔。
use only adjacent layers, 仅相连的两层过孔，即可能是埋孔。
set number of layers, 1，也可以填2,3,即设置过孔的层数，埋孔设置，也可以设置为1，设置为1时，则可以用作做测试点过孔。
测试点过孔设计时是比较好用的，在希望留出测试点的地方或者net 直接敲一个TOP或Bottom层过孔即变成了测试点，实际就上一个外层的裸露焊盘。
这样可以不必在原理图上增加测试点器件，操作起来简单许多。
......(后面设置没有研究)Rules Set 可以选择不同的适应DRC RuleGenerate后即自动生存过孔，这些过孔是存在Database里面的。
（后面再说明Database过孔和Library过孔）Setup-->B/B Via Definitions-->Define B/B Via 则用来手工设置Blind/Buried Vias，即盲孔，埋孔。
直接选择copy的pad已经那一层到那一层，如VCC-Bottom。
下面重点介绍一下Constraint Manager里面对过孔的设置，这里也可以直接定义library的pad为过孔，不需要上面的操作，同时可以对过孔进行删减和规划，即指定那些网络默认优先使用那种过孔，这对BGA芯片高速布线有很大的帮助，因为有时候并不希望电源信号，地信号，还有其他模拟信号使用太小的过孔（同时也可考虑相应减小PCB工艺难度，当然理论上过孔是越小越好）。
Allegro 16.3 Xnet设置时modle的加载方法
Allegro 16.3 Xnet设置_modle加载
1、Xnet：把连续的几段由无源元件(如电阻,电容或电感)连接的net 合称为一段
Xnet。
2、在Allegro系统中可以透过Xnet的定义将R、L、C等小型零件两端的不同信号视为相同的信号，并可跨过此小型零件，一次设定两端的走线长度，以方便使用者同时计算小型零件两端的走线长度。
3、Xnet设置
a、打开需要设置Xnet的PCB，点击菜单Analyze>SI/EMI Sim>Model Assigment，弹出来的框建议定义DC net 直接Yes 即可,然后出现下面的Model 设置窗体。
b、直接在DevType Value/Refdes 中选择要设定Model 的器件或直接在板子上点选要设置
Model 的器件，点选Create Model,建立该零件的Model。
(如果已经有该零件的Model,并在前面定义,然后Find Model 即可,这里主要介绍没有的情况)
c、在出现对话框中选择Create ESpiceDevice model,点击OK。
d、出现下面窗体：
ModelName: 输入产生Model 的名字
Circuit type: 选择Type, 电阻,电感或电容
Value: 值
Single Pin: 各Pin 的连接顺序, 中间为空格,这里要注意要看零件的pin 的排列,1 2 3 4 5 6 7 8,就是: 1 和2 是一个电阻，3和4是一个电阻,其它同理。
Common Pin: 这里不用管它,空着就可以.
设置好了点击OK,就完成Model的建立。
可以查看连接该排阻的两边的Net ，都有了个Xnet 属性。
Allegro_SPB_16-3速成教材
电子工程师俱乐部--高级PCB论坛，一个可以免费教会你PCB设计的地方Allegro SPB 16.3版PCB画板速成教材:目录：1．创建平面元器件图2．绘制原理图并添加好其属性3．生成网表4．制作PCB焊盘5．制作PCB封装器件6．新建PCB板(画板框设板层)7．导入网表8．布局9．布线10．覆铜11．DRC检查12．出光绘说明：这是一个简单明了的画图过程，而不讲细节，否则正如其它500多页的教材那样，让你一下子没有个清晰的概念，而这部教材是为了让你有个全过程的基础概念并可真正画出PCB板来，以后细节（或高级）部分你再慢慢去深究就不会觉得迷茫了。
（软件界面的介绍就省了，各大教材都已说得很清楚）可能有些细节上写得不对,仅供学习参考.By:龍治铭E-mail:693303589@2011/01/09一、 创建电路原理中的新元器件 (目的：库里没有现成的元器件就得自己创建以便在画原理图时调用)打开Allegro Design Entry CIS ，先创建自己的一个元器件库（以后你可以拷到U 盘备份或到其它电脑用）如下图：点Library 后弹出右图如上右图所示，library1.olb 就是刚才建的库名称，如果你再建一个那就是library2.olb 了。
右击library1.0lb 那行，出现如下左边图所示：接着点New Part 出现给元器件命名的对话框,如上右边图所示，PCB Footpring 栏我们一般不在这里填，空着吧，原因很简单，以后你可能要它用作0603或0805的封装都不一定，所以先不理。
Parts per Pkg 一栏意思就是你这个元器件你要分为几部分来画，比如LM358如果两个放大器我们分为两个来画，那就填2。
点OK 后正式进入创建元器件界面如下图所示：点Place pin 按钮开始加管脚，最后虚线元器件外框要加外框变为实线。
特别注意的是，各管脚名不可同名，否则生成网表时会报错而无法生成网表。
allegro 16.3 约束规则设置
Allegro 16.3约束规则设置约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。
可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。
电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
以下图为一约束设置窗口。
一、说明先解释一下约束的类型以及约束中用到的简写名词，如下图所示：1、NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。
如下图所示。
2、NCC（Net Class-Class）一般用在约束组与组之间的间距的时候使用，如下图。
3、DPr（Differential Pairs）差分对一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。
差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。
•模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。
•用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。
以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明：差分对的worksheets包含5个主要的约束目录：(1)Pin Delay此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。
(2) 不耦合长度(Uncoupled Length)不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。
Allegro_SPB_16-3速成教材
Allegro SPB 16.3版PCB画板速成教材:目录：1．创建平面元器件图2．绘制原理图并添加好其属性3．生成网表4．制作PCB焊盘5．制作PCB封装器件6．新建PCB板(画板框设板层)7．导入网表8．布局9．布线10．覆铜11．DRC检查12．出光绘说明：这是一个简单明了的画图过程，而不讲细节，否则正如其它500多页的教材那样，让你一下子没有个清晰的概念，而这部教材是为了让你有个全过程的基础概念并可真正画出PCB板来，以后细节（或高级）部分你再慢慢去深究就不会觉得迷茫了。
（软件界面的介绍就省了，各大教材都已说得很清楚）可能有些细节上写得不对,仅供学习参考.By:龍治铭E-mail:693303589@2011/01/09一、创建电路原理中的新元器件(目的：库里没有现成的元器件就得自己创建以便在画原理图时调用)打开Allegro Design Entry CIS ，先创建自己的一个元器件库（以后你可以拷到U盘备份或到其它电脑用）如下图：点Library后弹出右图如上右图所示，library1.olb就是刚才建的库名称，如果你再建一个那就是library2.olb了。
右击library1.0lb那行，出现如下左边图所示：接着点New Part出现给元器件命名的对话框,如上右边图所示，PCB Footpring栏我们一般不在这里填，空着吧，原因很简单，以后你可能要它用作0603或0805的封装都不一定，所以先不理。
Parts per Pkg一栏意思就是你这个元器件你要分为几部分来画，比如LM358如果两个放大器我们分为两个来画，那就填2。
点OK后正式进入创建元器件界面如下图所示：点Place pin按钮开始加管脚，最后虚线元器件外框要加外框变为实线。
特别注意的是，各管脚名不可同名，否则生成网表时会报错而无法生成网表。
创好的元器件如下图：如上图所示就算建完了，点保存就可以了。
提示:管脚编号以后在做PCB封装时是相对应的.特别是三极管的中B中C封装形式值得注意一下.二、绘制原理图：（目的：生成网表及以后布局布线用）如下左边图选Project,点之出现右边图，我们是为了画PCB板而画的电路路就选PCB Board Wizard.命名→选保存的路径→点OK。
allegro使用技巧
allegro使用技巧为了便于大家察看pcb 版，我将Allegro 中遇到的一些细微的东西在此跟大家分享：1、焊盘空心、实心的显示经常每个人都有自己视觉的习惯，有些人习惯空心焊盘而有些人则习惯实心的，当面对的板子和你自己的习惯矛盾时，可以用以下的方法来改变：在菜单中选SetupÆDrawing Options….，会弹出一个对话框：在Display 下的Filled pad 前面打勾，显示的就是实心焊盘，反之就是空心的。
在16.3中则在display菜单下参数设置，display选项卡中2、Highlight这个如果没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当放大屏幕的时候很难看清点亮的东西。
没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当缩小屏幕的时候很难看清点亮的东西。
按照如下的方法可以加以设定：在菜单中选SetupÆUser Preferences…，点选Display，在右侧的Display_nohilitefont 前面打勾，则高亮的物体显示为实心颜色，否则为虚线。
这一点实际做一下对比就可以体会到。
3、显示平面层花盘这点跟第1 点类似，在图一中的Thermal pads 中打勾即可；另外要想显示钻孔，只需选中Display drill holes。
4、DRC 显示为填充以及改变大小显示填充：同样在图二的对话框中，选中右侧Display_drcfill 即显示填充的drc，否则为空心。
改变大小：在参数设置中显示的对话框中点开drc 则出现对话框：我们就可以更改drc 的大小，或者开、关drc。
5、改变光标的形状（大十字、小十字等）用惯PowerPCB 的人可能比较习惯光标是大十字，充满整个屏幕，可以作如下设定：在图二中，选中左侧Ui，在右侧Pcb_cursor 的下拉菜单中选不同的项，则可以实现不同的设定，其中Cross 是小光标，infinite 是大光标。
Cadence Allegro SPB 16.3安装和破解
Cadence Allegro SPB 16.3安装和破解一、软件的适用环境：1、Allegro SPB 16.3 可以运行在Windows Server 2003 , 2008 ,Windows XP Professional；(32-bit only)；Windows Vista 32 & 64 bit (Home Basic除外)操作系统下，Windows Vista 必须关闭“控制台\使用者”账户内的UAC(使用者账户控制)项目。
２、Allegro/OrCAD V16.3 不支持Windows NT 及Windows 2000 及 Windows XP Home Edition。
３、Allegro/OrCAD V16.3 不支持 IPF chip ( Intel Itanium 64-bit ) ,HP PA RISC。
４、Windows server不能以Windows Remote Desktop(类似终端机terminal services)的方式执行。
二、软件的安装方法：1、双击打开“安装与破解方法”文件夹下的MakeBatch.exe，验证能否运行，如果可以运行，则直接安装Cadence SPB 16.3软件。
2、如果不能运行MakeBatch.exe，就要先安装文件夹里的补丁文件，双击Setup.exe进行安装，使MakeBatch.exe程序能够正常运行。
3、运行安装光盘Allegro/OrCAD V16.3里的setup.exe安装软件，出现下图：点击“License Manager”按钮，安装License服务器，选择如图所示：“Next”将许可证服务器安装在C:\Cadence文件夹下，当程序要求指定许可证文件时，选择“Cancel”按钮退出安装。
当程序询问是否退出时，选择“Yes”。
点击“Finish”按钮，退出许可证安装程序。
４、确认本机的主机名：由开始菜单选择“控制面板”选项选择“性能和维护”选项选择“计算机名”标签在“完整的计算机名称”条目下查看本机的计算机名如果对这个计算机名称不满意，可点击“更改”按钮在下图中修改，更改后必须重新启动系统使新的本机的主机名生效。
Allegro16.3操作
格点显示的颜色
钻孔的颜色
工作区域的底色
Stack-Up
Conductor
Etch:走线层
Anti Ehch:负片时 电源层的分割线
勾选All这一栏， 每一层的颜色将全 部打开
Stack-Up
Non-Conductor
Areas
用于某一特定的区域，通常建零件时会有用到
Board Geometry
铜箔的设置
在review layout时，如果想将铜箔隐藏，点菜单栏的setup---Display---shape_fill--勾选no_shape_fill,
铜箔设置前
铜箔设置后
Via 显示当前命令下的NET名 Line和Arc 线宽的设定 走线的几种推挤模式 勾选拉线在格点上 勾选上，走线时当同一 条网络有重复线段时会 自动取消原来的那条
Show Element命令下的Find
群组
铜箔 具有电气特性的局 部走线中某一线段
零件
网络
不具有电气特Байду номын сангаас二 维线中的某一线段
Pin脚 DRC 过孔 文字
具有电气特性的同 一层的整条走线
不具有电气特性 二维线
举例说明一
要查看某一颗零件时： 点工具栏 图标，在上图中勾选 然后从工作
区域选中你要查看的那颗零件
举例说明二
要测量线间距时： 点工具栏 图标，在上图中勾选 然后从工作
区域选中你要查看的网络
点击左图中的下拉菜单弹出右图所示，可以快速的打开你想要显示的层，这些层只 有在Artwork里添加后才会出现
用来放置尺寸的标 示，如：零件，板 框的大小等 板框
板子上添加的文字。 如PCB版次，编号等
Allegro16.3—原理图的设计-曹世鹏
打开原理图软件1）开始——程序——Candence——Release 16.3——Design Entry CIS——选择OrCAD Capture CIS进入原理图设计界面2）3）设置画线时引脚自动捕捉功能4）可以在File——Change Product中更改。
5）可以首先对原理图进行一下设置。
Option——Design Template弹出对话框菜单其中Title Block选项是原理图右下角的信息若不想显示此信息框，可以在Options——Schematic Page Properties中设置不勾选Displayed3）开始创建工程文件File——New——Project4）点击OK后打开的页面是这样的。
其中PAGE1可以修改名字。
在PAGE1上面右击选择rename即可修改5）然后可以修改原理图背景颜色。
Options——Preferences。
其中修改Colors/Print选项中的Background项，选择自己喜欢的颜色就可以了。
2创建元件库1）开始——程序——Candence——Release 16.3——Design Entry CIS——选择OrCAD Capture CIS进入原理图设计界面2）File——New——Library3）其中库的根目录可以修改。
在上面右击，选择Save as另存到自己喜欢的文件夹里面就可以了。
4）创建元器件可以在库的根目录上右击，选择New part。
也可以Design——New part其中Part per Pkg不是指的引脚个数。
是因为如果原件引脚比较大，则可以把原件分为多个部分，然后拼起来。
这是指的原件所分成的多少部分。
下面是常见元器件的命名规则电阻R 电感L排阻RN 电容 C磁珠FB 芯片U模块MOD 晶振Y三极管Q或T普通小信号放大用QMOSEFT管采用T整流二极管ZD 发光二极管LED连接器X 跳线J开关K或者SW 电池BAT 固定通孔MH Mark点H测试点TP 二极管 D然后点击Ok以后生成。
Allegro使用技巧总结-经典版本
Allegro 使用技巧总结 ＨＪＢ编辑整理薛强制作修改目录1. Allegro颜色设定，保存，调入和显示..........................................................................................3 2. 如何加入不同的via ..........................................................................................................................3 3. 如何让Allegro显示实心焊盘..........................................................................................................3 4. 如何让Allegro与Concept-HDL实现反向标注................................................................................3 5. 如何使用FIX ......................................................................................................................................3 6. 如何使用Sub-Drawing......................................................................................................................4 7. 如何方便快捷的Placement...............................................................................................................4 8. 如何使用Auto Rename ......................................................................................................................4 9. 如何只显示一部分飞线....................................................................................................................5 10. 如何在不同的区域设置不同的规则................................................................................................5 11. 如何更新pad 、via.............................................................................................................................5 12. 如何设置快捷键................................................................................................................................6 13. 如何在Allegro中只显示连线，不显示同一层的铺铜..................................................................6 14. 倒角Manufacture-->Dimension/Draft-->Fillet..................................................................................7 15. 差分线的规则设置............................................................................................................................7 16. 关于Export Techfile...和Import Techfile...........................................................................7 17. Strokes 的使用....................................................................................................................................8 18. 关于View -->Color View Save 的使用..............................................................................................10 19. edit -->vertex 的使用.....................................................................................................................10 20. 器件、cline 、via 翻转、copy 等问题的解决.................................................................................10 21. for padstack editor............................................................................................................................10 22. 如何导入DXF 文件..........................................................................................................................13 23. 如何在Layout 的时候动态的显示走线长度..................................................................................14 24. 如何在ALLEGRO １４．２中更改鼠标的＂＋＂大小？...........................................................15 25. 如何固定Allegro 中菜单窗口的界面大小？.................................................................................15 26. 如何切换Allegro 的新老版本？（含Bus 走线功能简介）...........................................................15 27. Allegro 中常见的文件格式.............................................................................................................16 28. 关于做封装的步骤..........................................................................................................................17 29. 如何在Allegro 中对器件厚度设定规则？.....................................................................................17 30. 如何把边框的直角变成圆弧？......................................................................................................19 31. 如何使用Dimension Datum 标注尺寸？........................................................................................19 32. 如何能在打开Allegro 时显示空白页？.........................................................................................20 33. 关于表层铺铜Create Pin V oids.......................................................................................................20 34. 对于倾斜45度摆放的器件出Gerber 的注意事项：....................................................................22 35. 如何实现line 和shape 绘制的外框属性的转换 (22)薛强制作修改1. Allegro 颜色设定，保存，调入和显示1) 采用Script 文件纪录板的设定（包括各层颜色）File -->Script...script 这个命令是用来记录和调入操作用的。
约束管理器_allegro(16.3非常详细的资料)
allegro目录第一章约束管理器介绍 (4)1.1 约束管理器简介 (4)1.2 约束管理器界面简介 (8)1.2.1worksheet selector (8)1.2.2用户接口 (9)1.2.3View选项 (9)1.3 启动约束管理器 (11)第2章OBJECTS介绍 (12)2.1 P IN-P AIRS (13)2.1.1Pin-Pair规则 (14)2.2 N ETS和X NETS (14)2.3 B USES (15)2.4 M ATCH G ROUPS (15)2.4.1如何确定target pin pair (16)2.4.2相对/匹配的群组规则 (16)2.5 D IFF P AIRS (16)2.5.1差分对工作表 (17)2.5.2差分计算器（Differential Calculator）的使用方法 (19)2.5.3差分对规则 (19)2.6 D ESIGNS AND S YSTEMS (20)第3章设置网络的走线约束 (21)3.1.1设置网络的最大最小传输延迟 (21)3.1.2设置网络相对传输延迟 (24)3.1.3设置差分对约束 (26)3.1.4查看网络规范格式和物理格式 (28)第4章设置网络的时序和信号完整性约束 (30)4.1 设置时序约束 (30)4.2 设置信号完整性约束 (32)4.2.1设置电气属性约束 (32)0 第一章约束管理器介绍2 4.2.2设置反射属性约束 (33)第5章电子约束创建和应用 (35)5.1 创建ECS ET (35)5.2 指定ECS ET给网络 (40)5.3 不考虑ECS ET的缺省约束值 (41)5.4 在原理图中查看ECS ET (41)第6章ECOS实现 (43)6.1 在原理图中增加网络 (43)6.2 在原理图中修改约束 (45)6.3 在约束管理器中修改约束 (46)6.4 在约束管理器中删除约束 (46)6.5 在原理图中重新命名网络 (47)第7章在原理图和PCB之间同步约束 (50)7.1 从原理图中输出约束 (50)7.2 在PCB D ESIGN中查看和添加约束 (50)7.3 在原理图中导入并查看约束 (51)7.4 在PCB和原理图之间同步约束的两种模式 (52)7.4.1用原理图中的约束重写PCB中的约束 (53)7.4.2在原理图中导入PCB中变更的约束 (56)第8章约束分析 (58)8.1 查看工作表单元格和对象 (58)8.2 定制约束、定制测量和定制激励 (59)8.2.1定制约束 (59)8.2.1.1 用户定义的属性 (59)8.2.1.2 约束的定制测量 (59)第9章SCHEDULING NETS (61)9.1 S CHEDULING N ETS (61)9.2 S CHEDULING N ETS-R EVISITED (65)第10章相对传输延迟 (68)约束管理器简介第11章MATCH DELAY (73)第12章解决DRC冲突 (74)第13章约束管理器 (76)13.1 层次设计中的电子约束 (76)30 第一章约束管理器介绍4第一章约束管理器介绍约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。
allegro16.3新功能介绍
摘要功能更新概括z Allegro PCB Editor SPB 16.3 增强了Flex Design（软板设计）相关功能；z加强了HDI检查及相关功能；z增加了3D显示效果，极大地方便了HDI与机构的检查；z规则管理中增加了对高速和DFM的新规则，进一步完善了规则检查功能。
一、 小型化设计功能的增强1. Etch Edit Tools for Flex Design․Contour Lock(XL)增加Contour Lock 功能，在软板设计中，大多情况下转角都是曲形的，在走线时通常希望走线的方式与板子的外框或已存在的联机保存一致。
Contour Lock 功能可以在single 和multiple routing 两种模式下使用，引导走线与route keepin 或相邻的走线保持一致性。
˙Enhanced Arc Editin g增强了圆弧的编辑功能，slide 命令在对带有弧形角度的走线，增加了以下功能：(a).改变圆弧的半径(b).将尖角变为圆弧(c). 当对圆弧相连的直线部分slide 操作时，圆弧会动态更新(d).当选择直线部分时，与之相连的圆弧也会自动被选中(e).当对连接到pin 或via 的直线部分执行slide 操作时，可通过corner 选项（45/arc/off），设置走线进入pin/via 的角度。
2. Multi-Line Generator新增Multi-Line Generator 界面，操作与bus走线类似，它允许无网络连接状态下在空白的地方走线，并可设定如走线线数目、线宽、线距等，在找到预期的走线方式后，便可将这些走线连接到对应的Pin/via 上。
二、 HDI 规则驱动流程方面1. Via List Viewer图形化的接口，能够清楚的显示出各种类型的via 孔在板中的层叠状况可以通过draw option 自定义via 在viewer 中的显示状况，如color 、layer visibility 、tool tips 等Via List 可对群组（如Net Classes 、Buses 、Differential Pairs 、Xnets 、Nets ）或单一对象定义via 可使用的种类，也可应用于Region ，控管这个区域内只允许使用某些via 种类。
Allegro16.3—PCB设计笔记详解
打开PCB Editor。
一般选择第一项操作选择显示内容View——Customize Toolbar可以设置软件的菜单栏显示模块Commands是可以自定义工具查看各种层Display——Color/Visibility封装的制作在Pad Designer中操作此项首先制作贴片式焊盘的做法Candence制作封装需要先制作焊盘打开制作焊盘的软件开始>程序>candence>release 16.3>PCB Editer Utilities>Pad Designer表贴焊盘就不用填写Themal Relief（散热焊盘）和Anti Pad（绝缘层焊盘）了这是建立好的焊盘文件然后打开PCB Editor——File——New——设置图纸大小Setup——Design Parameter Editor——DesignUser Unist（单位）选择Extents项中Left X和Lower Y为原点的坐标定义，Width和Heigh 为做封装时图纸的大小>Type项不变，仍为Package（封装）。
设置表格>Setup>Grids>将Non_Etch和All Etch和TOP和BUTTOM中的Spacing的X和Y 都改为0.0254（最小步进值）开始加入焊盘>Layout>Pin>>Option中如下设置创建一个零件库必须的几个条件：1至少一个引脚。
2每个零件必须有图形边框，即轮廓线，线路板上丝印层白漆所画的轮廓。
3参考编号。
4要有Place_bound,即安装区，防止元器件之间的叠加。
做通孔类焊盘的时候要求焊盘过孔镀锡后要比元件引脚直径大0.2或0.3毫米最好。
这样有利于波峰焊是焊锡往上走。
同时也利于排气。
如果孔太小，气体跑不出来，会夹杂在焊锡里，孔太大，元件会发生偏斜。
元件孔包括镀层（铜色的约0.1毫米），镀锡1)首先添加Assembly_Top2)然后设置丝印层边框3）放置Add——Rectangle4）放置参考编号Layout——Labels Ref Des继续放置丝印层，并且放在第一个引脚的边上。
Cadence_Allegro_16.3-安装破解
以下是我安装和破解orcad 16.3的详细步骤。
很多朋友有程序，也有破解，但是不知道怎么操作，我就是来帮助这些朋友的。
注意：由于博客图片的横向宽度限制，某些图片很模糊，请将图片保存到你的计算机，然后再查看，就会很清晰了。
1、我使用的ORCAD16.3是这个版本，SHooTERS的破解向来很著名！2、推荐使用WINMOUNT这个软件构建虚拟光驱，挂载ISO文件。
下图是挂载后ISO文件的内容：3、双击上图中的setup.exe，启动安装程序，弹出下图界面，首先安装License Manager：4、安装License Manager时，会碰到如下界面，选择Cancel：5、随后会弹出如下界面，选择Yes：6、点击Finish，完成License Manager的安装：7、将如下两个文件复制到LicenseManager安装目录中：8、碰到替换时，选择全部替换：9、用文档编辑器打开刚刚复制到LicenseManager目录中的orcad_163.lic，将第一行的“this_host”修改成自己的计算机名称：10、查看计算机名称，如下图所示，我的计算机名称是LEEB ，而不是LEEB. 就是说不包括尾部的句号！11、将orcad_163.lic重命名为license.lic，如下图所示：12、回到ORCAD的安装界面，点击Product Installation，开始安装ORCAD的各种产品：13、碰到这个界面，什么都不用输入，直接点击Next：14、破解文件包含了所有产品许可，所以可以全部选择产品，也可以依据自己需要部分选择产品：15、我不需要这个特性，我选择None，然后点击Next：16、产品安装过程中，会跳出如下界面，在License Path输入5280@LEEB，请将LEEB替换成你自己的电脑的名称：17、随后会跳出该界面，点击Finish即可：18、等待一段时间，产品完成安装，点击Finish，退出安装程序19、复制orcad_163.exe到c:\Candence目录，或者你自己的安装目录：20、点击运行orcad_163.exe，等待程序完成破解：21、完成上一步后，按照下图打开程序：22、在如下弹出界面中点击Browse：23、选择LicenseManager目录中的license.lic（就是我们前面修改内容而且还重命名的那个文件）：24、点击上图中的Next，会看到下图，接着点击下图中的Next：25、接着会弹出这样一个令人迷惑的界面，不用理会：26、点击上图中Finish后，还可能出现下面警告，也不用理会，至此，破解已经完成：27、下面，我们来验证一下破解是否完全。
Cadence_Allegro_SPB_16.3环境变量设置(重要)
1.关闭杀毒软件。
2.运动Cadence_SPB_16.3\setup.exe然后点击“License Manager”，安装过程中询问license file时，选择取消。
结束安装。
3.复制Cadence_SPB_16.3\Aspirin\license_manager\cdslmd.exe到"C:\Cadence\LicenseManager\"（安装目录）,替代原文件。
4.建立环境变量CDS_LIC_FILE=this_host @ 5280，，其中this_host为主机名环境变量添加修改方法：我的电脑\ 属性\ 高级\ 环境变量\ 新建; 编辑之。
计算机主机名获取方式：（方法1）按下Windows徽标键+PauseBreak键后，点击"计算机名"选项卡，完整的计算机名称处的内容即为你的计算机主机名，复制其即可或者（方法2) 按下Windows徽标键+R键后打开运行对话框，输入"cmd"进入命令提示符窗口后直接输入"ipconfig /all"后，你会看到你的hostname5.复制license163.lic到安装目录（例如C:\Cadence\LicenseManager\ ）6.打开license163.lic，编辑第1行，将this_host修改为主机名（见4中方法）7.运行LicenseServerConfiguration.exe8.选取license163.lic9.端口填写528010.编辑window主计算机名，检查hostname是否正确。
其它可不填。
11.重启12.安装Cadence SPB/orCAD 选取默认值（记得选上对勾），时间会较长。
13.拷贝Aspirinpatch\ RunMe!.bat，Pattern,Skff三个文件到安装目录(例如：C:\Cadence\)14.运行RunMe!.bat（运行\CMD中,见4中方法）,等待一会儿，结束后会显示多个文件中有部分改变。
allegro 16.3 sub drawing 命令应用
allegro 16.3 sub drawing 命令应用
用sub drawing 命令从一个BRD板子导出想要的汉字，或是走线，然后导入到另一个BRD 板子中，实现你想要的功能，具体操作如下
根据提示操作，输入选择一个点，指定一个基准点，具体操作为：
出现enter selection point后，框选你要导出的部分，下面框内有提示pick clipboard origin point，然后在你框选的右下角单击左键，出现对话框
输入名字保存，必须是.clp文件，注意：命名不能包含中文或是非法的符号 打开你需要添加东西的BRD文件
弹出对话框
如果没看到你刚才保存的文件名字，你需要设置一下路径，如下
点击 yser preferences 后弹出一个界面
选择path—config 找到clippath 点击
点击虚框添加你刚才保存的路径OK，路径设置完毕。
回到导入对话框，在对话框中，选择你保存的那个文件名，OK
点击你想放置的位置即可。
如图
对于汉字（其它的也可以改变层）而言，你可以改变所在的层，。
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1. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。
是什么地方需要设置，哪位大虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。
2. 不小心按了Highlight Sov后部分线高亮成白色，怎样取消？答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight高亮默认颜色？答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。
4. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Di m active layer即可。
5. 快速切换层快捷键答：可以按数字区里的“-”或“+”来换层。
6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find compone nt to highlight错误等？答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。
1.ORcad :首先打开orcad和allegro分别占1/2的窗口界面。
然后orcad中 Tools/creatn etlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出网表的路径。
然后确定导出网表。
2.Allegro:Files/Import/Logic/ 最底下的Import directory中设置刚才导出网表的路径。
然后导入即可，只要不出现error即可。
3.操作互动：首先在allegro中选中高亮display/Highlight，然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。
当然了选中Dehighlight就可以不高亮显示了。
7. 关于盲孔及埋孔B/B Via的制作方法？答：可先制作通孔Thru via，然后Setup->B/B via definitions->Define B/B via，如下图，完成后，再在Constraint Manager->Physical->all layers->vias里添加B/B Via即可。
8. 在用Router Editor做BGA自动扇出时，遇到提示无法找到xxx解决方法？答：路径里不能有中文或者空格。
9. 在制作封装时,如何修改封装引脚的PIN Number？答：Edit->Text，然后选中PIN Number修改即可。
10. 对于一些机械安装孔，为什么选了pin后，选中老是删除不了？答：因为这些Mechanical Pin属于某个Symbol的，在Find里选中Symbols，再右键该机械孔，点Unplace Component即可。
11. 在OrCAD里用Off Page Connector为什么没起到电气连接的作用？答：先科普下：1.off_page connector确实是用在不同页间比较合适，同一页中可以选择用连线，总线或者Place net alias来连通管脚，没有见过在同一页中用off_page connector的。
2.off_page connector在电气特性上是没有方向性的，但是在制图时，为了人看方便，所以使用的双向信号和单向信号的符号还是不同的，这是为了让人知道它是输入还是输出。
电气特性的连接是在芯片做原理图封装时，对管脚定义时形成的。
原因分析：Off Page Connector用于平坦式电路图中多页面原理图电气连接（这些原理图必须从属于同一个Parent Sheet Symbol）。
如下图所示才算同一个Parent sheet symbol。
12. 如何将两块电路板合成一块？答：先将电路板A导出成Sub-drawing，然后电路板B再导入该Sub-drawing，同时原理图也合成一个原理图，完后创建网表Netlist，电路板B再导入该Netlist，此时电路板B存在一些未名的器件和已名的器件，因为导入Sub-drawing元件布局跟连线都跟原来的保持一致，但是去掉了电路板A中元件的网表信息的，而导入该Netlist则导入了网表信息，为了利用原来的元件布局，可用Swap->Component命令来交换元件网表信息而保持原来的布局不变。
13. 元件封装中的机械安装孔Mechanical Symbol？答：使用Allegro PCB Design XL的Package symbol模板建立一个元件封装，对于有电气连接性的pin将其按照实际元件的引脚编号。
而对于机械安装孔的pin，将其pin number删除掉，表明它是一个非电气连接性的引脚，大多数指安装孔。
比如DB9、RJ45等接插件都具有两个（或者以上）的机械孔。
14. Mechanical Symbol已经存在库中，但Place->Manually在Mechanical Symbols 里见不到？答：在Placement里的Advance Settings选项卡中选中Library即可。
15. ORCAD画原理图时，off page connector 后加上页码的方法？答：用ORCAD画原理图，很多ORCAD的SCH中，大多在offpage connector 加上一个页码。
方法很简单：Tools->annotate->action->add intersheet reference即可。
16. 布线时，添加到约束中的所有的通孔和盲孔都可以显示，但是所有埋孔都不能显示，不知道为什么。
比如，L1—L2，L1--L3， L1--L8（8层板）都可以显示，但是L2——L7，L3--L6都无法显示？答：在pad制作时需要把microvia点上即可。
17. Allegro Region区域规则设置？答：setup - constraints - constraint manager或者快捷菜单中带cm标记的，Cmgr图标启动constraints manager图表窗体，在窗体中选择object-->create-->region，此后就在表中设置一下物理或者间距规则，只不过在设置通孔时可以双击弹出选择过孔窗体，非常方便。
最后设置完了点击OK，此后在allegro pcb的菜单中shape下有利用Rectangular建立一个矩形，然后在option中的active class 选择Constraint Region，subclass选择all.assgin to region选择你刚刚在规则管理中建立的区域规则名称，如果没有说明你没有保存好，重新操作一遍以上的规则建立过程。
18. 与某个Symbol的引脚相连的Clins和Vias删除不了？答：可能该Symbol为fix，Unfix该Symbol即可。
19. Allegro使用Fanout by pick功能时老是扇不出，而且停到一半卡死？答：可能待扇出Symbol所在区域中存在Etch层的Shape，要删掉这些Shape才行。
20. 将某个网络设置成电源网络，并设置其电压、线宽等属性？答：选中该Net，然后Edit->Properties，按下图修改其属性即可。
或者也可以依次点击T ools->Setup Advisor->Next->Next->Identify DC Nets->填入网络的Voltage即可。
21. 为什么器件bound相互重叠了，也不显示DRC错误呢？是不是哪里设置要打开以下？3 u# n/ O$ F1 d3 @# l. |答：有两种，一个是pin到pin的距离约束，主要是防止短路，需要在constrain中设置smd pin 到smd pin的距离，然后在setup——constrain——modes中的spacing modes中勾选smd pin to smd pin。
另外一个是检查两个器件是否重叠，需要用到place bound top/bottom，至于是顶层还是底层，要更具你的器件而定，这个规则只要是两个器件的place bound层相互重叠就会报警，同样需要打开检查开关，在setup——constrain——modes中的design modes（package）中勾选package to package为on（其中on为实时监测，只要触犯规则就报警，batch为只有点击update drc才监测报警，off是不监测，违反规则不报警）。
当然，Color/Visibility中Stack-UP中相应层中的DRC显示也要开启。
22. 拖动时为什么不显示鼠线？移动铺铜或元件时，原来与之相连的过孔和线都消失了，怎么解决？答：Move时要选中Ripup Etch。
选中Ripup Etch时将去掉跟该Symbol引脚相连的Cli nes，同时显示Rats，选中Stretch Etch时用Clines代替Rats，而什么都不选时则保留Clines 同时显示Rats。
所以移动铺铜或元件为保留原来的过孔和线，则不能选中Ripup Etch。
另外：定制Allegro环境Find（选取）Design Object Find Filter选项：Groups(将1个或多个元件设定为同一组群)Comps（带有元件序号的Allegro元件）Symbols（所有电路板中的Allegro元件）Functions（一组元件中的一个元件）Nets（一条导线）Pins(元件的管脚)Vias（过孔或贯穿孔）Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔）Lines（具有电气特性的线段：如元件外框）Shapes（任意多边形）Voids（任意多边形的挖空部分）Cline Segs(在clines中一条没有拐弯的导线)Other Segs(在line中一条没有拐弯的导线)Figures（图形符号）DRC errors（违反设计规则的位置及相关信息）Text（文字）Ratsnets（飞线）Rat Ts（T型飞线）文件类型：.brd(普通的电路板文件).dra(Symbols或Pad的可编辑保存文件).pad（Padstack文件，在做symbol时可以直接调用）.psm（Library文件，保存一般元件）.osm(Library文件，保存由图框及图文件说明组成的元件).bsm(Library文件，保存由板外框及螺丝孔组成的元件).fsm(Library文件，保存特殊图形元件，仅用于建立Padstack的Thermal Relief) .ssm(Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack).mdd(Library文件，保存module definition).tap(输出的包含NC drill数据的文件).scr（Script和macro文件）.art(输出底片文件).log（输出的一些临时信息文件）.color(view层面切换文件).jrl(记录操作Allegro的事件的文件)设定Drawing Size（setup\Drawing size....）设定Drawing Options(setup\Drawing option....)status:on-line DRC(随时执行DRC)Default symbol heightDisplay：Enhanced Display Mode:Display drill holes:显示钻孔的实际大小Filled pads：将via 和pin由中空改为填满Cline endcaps：导线拐弯处的平滑Thermal pads：显示Negative Layer的pin/via的散热十字孔设定Text Size（setup\Text Size....）设定格子（setup \grids...）Grids on:显示格子Non-Etch:非走线层All Etch:走线层Top：顶层Bottom：底层设定Subclasses选项（setup\subclasses...）添加\删除 LayerNew Subclass..设定B/Bvia(setup\Vias\Define B/Bvia...)Ripup etch：移动时显示飞线Stretch etch：移动时不显示飞线信号线的基本操作：更改信号线的宽度（Edit\Change\Find\Clines）option\linewidth删除信号线（Edit\Delete）改变信号线的拐角（Edit\Vertex）删除信号线的拐角（Edit\Delete Vertex）23. 如何修改某个Shape或Polygon的网络属性以及边界？答：Shape->Select Shape or void->单击选中该Shape->在右边Option栏Assign net n ame中将Dummy Net修改成自己想要的网络，当鼠标光标停留在边界时可以拖动光标修改边界。