Cadence自学笔记笔记

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学习笔记-candence16.6-原理图部分

学习笔记-candence16.6-原理图部分

学习笔记-candence16.6-原理图部分Candence16.6学习笔记⽬录⼀、原理图设计部分1.针对原理图界⾯的操作2.对原理图进⾏编辑3.对制作原件的编辑4.⽣成⽹表5.⽣成清单和打印设置⼀、针对原理图界⾯的操作1.Design entry CIS:进⾏板级设计时⽤来画原理图的。

2.PCB Editor:cadence进⾏布局布线的软件。

3.Cadence product choices-----OrCAD capture CIS4.进⾏原理图页⾯个性化设置(整体设置)Options-->design template..(即原理图页⾯模板)4.1. 进⾏原理图页⾯个性化设置(单页设置)Options-->schematic page propertise..5. .drn⽂件是建⽴的⼯程的数据库⽂件,包括电路原理图(schematic)、元件库(design cache)、输出⽂件(outputs)。

6.⼯具栏的显⽰、隐藏和⾃定义View-->toolbar7.更改原理图背景颜⾊Option-->Preferences..8.原理图的放⼤、缩⼩①快捷键i、o。

②View-->zoom-->in/out③按住ctrl,滚动⿏标。

⼆、对原理图进⾏编辑1.旋转元器件:快捷键R2.画线:places -->wire快捷键W3.任意⾓度画线:画线时按住shift4.⽹络节点:junction5.删除⽹络节点:按住“s”键,⿏标左键单击节点,此时出现⼀个⽅框,这时按“delete”键,即可删除。

6.浏览命令 browse整体浏览:选中.drn⽂件 Edit-->browse-->parts/nets...... 点击原件标号可以直接定位到该原件。

三、对制作原件的编辑1.批量放置管脚:place--pin array2.批量修改管教:选中需要修改的管脚---右键---editproperties..3.查看元件的属性:options-->part propertise..Options-->edit part propertise..(可以改写footprint)4.查看⼀个package ⾥的⼏个部分:View--packageView--package propertisesCtrl+B:package 的上⼀级Ctrl+N:package 的下⼀级相同的不同的5.画线时任意起点和终点画线:options--->prefences..-->grid display---取消pointer snap to grid6.按组编号:Tool-->annotate..四、⽣成⽹表1.Tools---creat Netlist---PCB Editor⽣成清单和打印设置TOOLS---Bill OF materials1.针对allegro原理图界⾯的操作1)allegro的5种应⽤模式(application mode)1.general edit 普通模式2.Placement edit 排零件模式。

cadence学习笔记3--Cadence复杂元件的绘制、Homogeneous详解

cadence学习笔记3--Cadence复杂元件的绘制、Homogeneous详解

Cadence复杂元件的绘制一、内容 (2)二、实例演示 (2)1、Homogeneous模式下绘制元件 (2)2、Heterogeneous模式下绘制元件 (7)3、查看整个元件内部部分的原理图 (8)点击View---Package可以观察到整个元件内部的原理图,如下图9所示 (8)4、两个快捷键:Part A和Part B、、部分之间切换 (9)三、总结 (9)一、内容上一节课讲解了简单元件的制作---元件用一个图纸来表示。

这一节课讲解复杂元件的绘制---分开多图纸绘画元件,一个元件分成很多个部分画元件---分列元件新建一个元件,如下所示:图1新建元件的属性设置其中:Multiple-Part PackageParts pet Pkg中输入2----软件自动将元件分成两个部分Package TypeHomogeneous------英文意思为:同质的;同类的。

元件中功能模块是一样的时候,选择此选项,例如一个芯片中,有2个相同的运放。

Heterogeneous------英文意思为:异类的;异构。

元件中各部分的功能、电气属性、管脚等等属性完全不同的时候,选择此选项,这个时候勾选此选项。

二、实例演示1、Homogeneous模式下绘制元件查看NE5532.PDF文档,可以看到NE5532里面有两个运放,选择Parts pet Pkg中输入2,选择Homogeneous,点击确定。

图2Homogeneous模式下绘制NE5532然后可以看到如下所示:图3Part A部分接着再此图上绘制元件的body,如下图所示:图4绘制Part A图形注意:在放置运放的极性符号时,由于下面选项的勾选,所以移动极性符号时,只能按照栅格顶点定位,无法到达合适的位置。

为了绘制图形的美观,去掉图示上所示的钩子。

绘制完成,最好是将Pointer snap to grid这个选项勾选上。

然后移动虚线框,如下图所示放置管脚,注意电源管脚,勾上Pin Visible,电源管脚可见。

Cadence自学笔记笔记

Cadence自学笔记笔记

Cadence⾃学笔记笔记Cadence SPB15.7 快速⼊门视频教程⽬录Capture CIS 原理图及元件库部分第1-15讲第1讲课程介绍,学习⽅法,了解CADENCE软件Cadence下⼏个程序说明Design Entry CIS 系统级原理图设计Design Entry HDL 芯⽚设计Layout plus orcad ⾃带的pcb板布局布线⼯具,功能不是很强⼤,不推荐使⽤Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计PCB Router pcb⾃动布线Pcb SI SigXplorer Pcb电路板信号完整性仿真OrCAD Capture CIS 对元件管理更⽅便相对于OrCAD CaptureI 放⼤O 缩⼩页⾯属性设置options Design Templateoptions Schematic Page Propertie s第2讲创建⼯程,创建元件库原理图元件库,某元件分成⼏个部分,各部分间浏览ctrl+N ctrl+B元件创建完后修改footprint封装,options Package Properties第3讲分裂元件的制作⽅法1、homogeneous 和heterogeneous 区别homogeneous,芯⽚包含⼏个完全相同的部分选择该模式,画好第⼀个part后,后⾯的part会⾃动⽣成,因为完全⼀样。

但是引脚编号留空了,要⾃⼰再设置引脚编号。

heterogeneous芯⽚包含⼏个功能部分,可按照功能部分分成⼏个部分。

ctrl+N ctrl+B切换分裂元件的各个部分原理图画完之后,要对各元件⾃动编号,在项⽬管理窗⼝选择项⽬,点击tools annotate,在Action下⾯选择相应的动作。

2、创建homogeneous类型元件3、创建heterogeneous类型元件第4讲正确使⽤heterogeneous类型的元件1、可能出现的错误Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen2、出现错误的原因分裂元件分成⼏个part,并且⽤了多⽚这样的分裂元件。

cadence学习笔记1--原理图的创建、查看等系列操作(持续更新)

cadence学习笔记1--原理图的创建、查看等系列操作(持续更新)

1、亲手操作教程内容2、OrCAD Capture CIS进行原理图设计3、Cadece PCB Editor 进行PCB布局布线4、光绘文件(Artwork)制作,如何生成Gerber文件OrCAD Capture CIS与OrCAD Capture的区别元件的管理非常方便一、原理图的创建、重命名、删除1、cadence原理图的创建第一种方法:首先先选中原理图文件,然后点击菜单栏上的Design--New Schematic Page输入原理图名称第二种方法:先选中原理图文件,然后右键单击,选择New Page输入原理图名称2、删除原理图文件第一种方法:首先选择你要删除的原理图文件,然后点击菜单栏上的Edit---Delete,点击Delete之后,就会弹出下面的对话框。

点击确定之后,原理图2就删除了。

第二种方法:首先选择你要删除的原理图文件,然后鼠标右键点击Delete,如下图所示弹出如下所示,点击确定,原理图即删除。

3、cadence原理图的重命名第一种方法:选择需要更改原理图文件名的文件,然后点击菜单栏中的Design---Rename在弹出的对话框中,输入名称,点击OK即可。

第二种方法:选择需要更改原理图文件名的文件,然后右键点击Rename弹出对话框,在弹出的对话框中,输入名称,点击OK即可。

二、原理图的放大、缩小方法一: 直接按下快捷---i /o方法二:选择需要放大、缩小的原理图,然后选择菜单栏上的View---Zoom----In 放大Out 缩小方法三:按住键盘上的CTRL键,鼠标上的滑轮,向前滑动,原理图放大;向后滑动,原理图缩小。

如果原理图放的很大,可以移动滚动条进行原理图的上下左右的滚动。

也可以利用快捷键进行滚动条的移动,按住CTRL+PAGEUP,原理图向左移动;按住CTRL+PAGEDOWN,原理图向右移动;按住PAGEUP,原理图向上移动;按住PAGEDOWN,原理图向下移动。

cadence学习笔记

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begin layer 正常焊盘regulapadpastemasktop 一样大小加焊层soldermask 阻焊层大0.1Mm通孔焊盘0.7Mm 通孔1mm就好1.先做花焊盘内径外经开口钻孔1mm的话内径比钻孔大6-8mil 1.5mm2.begin layer end 一样3.内层DEFAULT INTERNAL THERMAL 要用Flash焊盘4.sold-- 和pastmask 大点pastmask 和表层一样画好焊盘后,1.place-boud-top add-rectagule courtyad2.silkscreen add-line 和封装一样大3.画角标4. assembly top 直接画5 索引编号标示layout label refdel assembly top 中间qapl963silkscreenshape 矩形etch画圆第一次圆心第二次X半径Y不变错误相容shape merge shapeschret smbortsetup 最后一个设置路径通孔的封装焊盘制作。

通孔比焊盘大10-12mil1.flash 焊盘add-flsh 内圆1.5 外圆1.8 开口0.72做焊盘holetype 圆形plating 孔壁上锡plateddrill diameter 直径drill/slot光会文件时候,形状character 字母with 大小3 geometry-suare 方形圆孔的(第一个脚用的)thermalrelief 一样anti pad 大0.1mm做好后表层拷贝到END layer 表层制作完成4 default internal 花焊盘5pastemask top bottm 和表层一致。

SOLDERMASK 两层和表层大0.1mm之后做外面圆的。

1.添加线创建边框,2.倒角,,manufacture-draft-fillet3.准许布线区域,比边框小点,setup-areas-routekeepin 注意选择shapefill-unfilled不填充4.package-keepin edit-z-kopy 小点5.加固定孔6.setup-cross-section板子层7.铺通,内点层。

cadence学习笔记

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cadence学习笔记1. Allegro中我设置了highlight的颜⾊为⽩⾊,但选中后颜⾊是⽩蓝相间的,很不⽅便查看。

是什么地⽅需要设置,哪位⼤虾告诉哈我?答:setup/user preferences/display/display_nohilitefont 这个选项打勾就⾏了。

2. 不⼩⼼按了Highlight Sov后部分线⾼亮成⽩⾊,怎样取消?答:这个是⽤来检查跨分割的,取消的办法是:如果是4层板的话,在电源层跟地层都铺上地⽹络,然后再按Highlight Sov刷新即可。

3. 如何更改Highlight⾼亮默认颜⾊?答:可以在Display->Color/Visibility->Display->Temporary Highlight⾥修改即可,临时修改颜⾊可以点Display->Assign Color 来实现。

4. 如实现Highlight⾼亮部分⽹络,⽽背景变暗,就像Altium Designer那样?答:可以在Display->Color/Visibility->Display->Shadow Mode打开该模式,并且选中Dim active layer 即可。

5. 快速切换层快捷键答:可以按数字区⾥的“-”或“+”来换层。

6. OrCAD跟Allegro交互时,出现WARNING [CAP0072] Could not find component to highlight 错误等?答:OrCAD输出⽹表,Allegro导⼊⽹表,确保两者对的上号,然后在Orcad选中元件,再右键Editor Select,即可在Allegro中选中该元件;反过来,在Allegro中要先Highlight某元件,在Orcad中变会选中该元件。

1.ORcad :⾸先打开orcad和allegro分别占1/2的窗⼝界⾯。

然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出⽹表的路径。

Cadence学习笔记(十三)

Cadence学习笔记(十三)

Cadence学习笔记(十三)1. 有些特殊的焊盘上要打很多孔,需要在Multiple Drill里设置。

2. .psm是元件封装的数据文件,不能直接编辑,.dra是绘图文件,我们可以用软件打开它对封装进行编辑。

3. 按room摆放:使用PCB Editor,1)在PCB Editor里设置room属性,导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin),点击More,选择需要赋予room属性的元件,弹出Edit Property对话框,在左边的Available Properties中选择Room,value=power3v3,然后点击Apply,在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3,这样元件有了room属性;2)接下来在PCB Editor里添加room区域,Setup - Outlines - Room Outline,在Create/Edit Option 选择Draw Rectangle,在板框内部拉出一个矩形框;3)按照room属性来摆放,Place - Quick Place,在Placement Filter里选择Place by room,在下拉列表中选择power3v3,点击Place。

使用Capture CIS,1)选中元件,右键Edit Properties,Filter by选择Cadence-Allegro,找到ROOM编辑,填写power1v6,再切换到,可以看到room属性已经带过来了;2)属性设置好以后,要把属性做到网表里,需要重新生成网表,点击.dsn,T ools - Create Netlist;3)回到PCB Editor,重新导入网表,File - Import - Logic;4)创建room,Setup - Outlines - Room Outline,在Create/Edit Option选择Draw Rectangle,画出power1v6的room;5)按照room属性来摆放,Place - Quick Place,在Placement Filter里选择Place by room,在下拉列表中选择power1v6,点击Place。

cadence学习笔记-画原理图库

cadence学习笔记-画原理图库

cadence学习笔记-画原理图库Candence 学习笔记龚昌盛2014.04.11⼀、使⽤OrCAD Capture CIS来画原理图1.基本操作1).使⽤OrCAD Capture CIS2).原理图的放⼤缩⼩:I、OCtrl + ⿏标,滚轮。

⿏标所在位置,它以⿏标所在的位置为中⼼进⾏放⼤和缩⼩。

3).原理图上下滚动,Page UP、Page Down4).原理图左右滚动,Ctrl + Page UP、Ctrl + Page Down2.简单设置在画原理图之前,进⾏简单设置,Options -> Design Template,⽤于原理图的模版设置。

3.创建⼯程⽂档1.修改背景颜⾊Options ->Preferences ->Colors/Print -> Background2.修改原理图⼤⼩、栅格、单位Options ->Schematic Page Properties⼆、使⽤OrCAD Capture CIS来画规则的元件库→创建库→创建元件→1.基本操作File ->New ->Library2.更换路径选中C:\Library1.olb,File -> Save As或右键Save As ,MyLib.OLB3.创建新元件选中MyLib.OLB,右键,New PartPart Reference Prefix,器件的索引Parts per Pkg:⼀个元器件分成多个⼩部分来画。

4.放引脚5.放引脚排6.批量修改引脚信息选择引脚后,右键,Edit ProportiesNC,可以选择SHOT属性。

7.放⽅形BODY8.调整引脚位置9.修改⽅形BODY⼤⼩10.保存11.熟悉元件属性Options →Part ProportiesOptions →Package ProportiesView → Package⽤于显⽰⼀个元件有多少个⼦部分。

Cadence学习笔记

Cadence学习笔记

C a d e n c e学习笔记(总2页)--本页仅作为文档封面,使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Cadence软件简介:Design Entry CIS(主要用OrCAD Capture CIS)原理图的绘制,PCB Editor PCB布局布线,PCB Librarion 元件封装库制作,PCB Router自动布线工具,PCB SI 和SigXplorer电路完整性信号仿真。

原理图的创建:选中SCHEMATIC文件夹右键选择New Page,或者选中原理图,在Design选项卡下的New Schematic Page;原理图的删除:选中原理图,按住键盘上Del键,或者选中原理图,在Design 选项卡下的Delete;栅格点的设置:Options菜单栏下Preferences选项卡下的Grid Display设置;Options选项中Design Template工程中创建原理图的模板,下一次打开工程时候生效;Schematic Page Properties对当前原理图页面修改有效;Preference中的Enable Intertool Communication是交互式布线的内部通信;在每个原理图子页里也能设计每个原理图子页界面的一些属性Option->Schematc Page Properties和Preferences;Place Pin Array放置Pin组,矩阵管脚的放置;元件原理图的分割创建可以通过右键单击元件库New Part或者New Part From Spreadsheet;选中元件,按住Ctrl拖拽能直接复制元件;元件放置导线后默认娃儿连接的,选中元件后按住Alt可以拖动单独元件;快捷放置元件P;放置网络标号N;放置总线管脚(Bus Entry)E;放置地或电源G或F;快速查询本地元件和网上获取元件原理图Z;放置导线W;按住Ctrl键后可以进行多选,单击选择的元件可以取消已经选择的;Ctrl+I选择滤波器Selection Filter;H左右镜像或翻转,V上下镜像翻转;注:选中元件同样在Edit菜单下都有相应的操作,例Rotate(R)、Mirror(M)的,但对于文本这一类的是无法镜像选择的;放置文本框输入文字时Ctrl+E换行;总线放置Base Name不能以数字结尾;其中F4可以连续放置Bus Entry,总线与导线连接必须要Bus Entry,总线与总线可以梯形连接或者Junction;画任意角度的连线在放置连线前按住shift;Junction接头或交叉点;如果想在交叉点上去除一个Junction,只需要重复添加一个就行,电气上也就失去了连接;或者先按住键盘上的S键,选中Junction然后Del;放置总线时,总线的名字和信号线的标号(Base Name)必须一致,开始和结尾的数字必须与总线的定义一致,并且只能通过Netlab连接;不同页面的电气连接要用off-Page Connecter;按住Alt拖动元件可以实现单个拖动,Cadence中默认的是一起;Cadence在处理电气链接关系时利用的就是Netlab网络标志;Cadence只有默认T型连接有电气属性,出现Junction,而+字形的没有;对原理图元件属性的编辑,在选中所需修改的元件后右键选择Edit Properties可以统一修改属性,快捷键Ctrl+E;选中Piovt可以更改元件属性表格排列方式;元件封装信息的添加:对于单个元件,在原理图中可以在右键编辑元件属性时在PCB Footprint属性栏添加,也可以在元件库中把元件的PCB Footprint添加上,然后通过Replace Cache添加;对于批量元件,选中一组所需要修改的元件,单击右键选择Edit Properties出现批量修改属性表格,选中PCB Footprint属性栏,全选,右键单击Edit出现Edit Property Values对话框,就可以进行对选中元件统一修改,也可以选中某个原理图页面右键选择Edit Object Properties进行元件封装的修改;在选择Browse选项之后可以选择浏览表格的所有元件信息然后使用Edit Properties来更改元件属性,选中第一个,然后按住shift选中最后一个可以全选;使用Find查找,选中所需更改元件也可以更改元件属性,快捷键ctrl+shift+E;在元件属性中可用于元件属性的修改;绘制完原理图后进行在Tools菜单栏下DRC检查,工具栏或者View菜单栏下都有Find选项用于查找特定的Nets、元件、电源或地等,其中Flat Nets能够显示更多详细的信息在原理图中;全局观察网络或元件可以使用比较快捷的一种方法:选中原理图(SCHEMATIC)在Edit菜单栏下选中Browse菜单栏下的选项,可以查找一些元件遗漏编号或其他的吧问题,例如在DRC Markers(DRC标记)可以查看DRC检查后的信息;输出网表Tools菜单栏下Create Netlist;Design Cache文件夹选项,左键单击Design Cache的元件名,其中Replace Cache全局替换元件(可以改变元件库的一种连接关系),会弹出一个替换元件对话框,可以更具自己的需要更改,有Preserve schematic part properties(但是选择这种方式无法替换封装)和Replace schematic part properties分别是保留与更新原理图也面下该元件的属性;Update Cache全局更新元件;右键单击Design Cache文件夹,选择Cleanup Cache全局清除已经不存在的元件历史文件;这对于全局浏览所用的元件非常有效。

Cadence学习笔记1__原理图

Cadence学习笔记1__原理图
下面介绍Heterogeneous的操作。
新建元件时选择Heterogeneous,A部分和上面的一样画法,但是按键盘上的ctrl+N切换到B部分时,B部分是空白的,需要再画一次。
不管是Homogeneous还是Heterogeneous,点击工具栏ViewPakage,可以将A和B同时显示出来,如下图:
保存后,一个元件就画好了,画原理图时直接调用即可。
如果是由两部分组成的分裂元件,要在新建元件时在Parts per Pkg写2,这里分为Homogeneous和Heterogeneous两种。Homogeneous是只要画出A部分,B部分会默认的和A部分完全一样,Heterogeneous是画好A部分后,B部分仍然是空白的,需要再画。如果一个芯片包含了2个功能完全相同的部分,像下图中NE5532中的两个运放,就需要用到Homogeneous了,这里先选Homogeneous,点击ok。
元器件
FileNewLibrary新建一个库,如下图,显示了路径和默认库名library1.olb,右击选择Save As可以改变路径和库名,右击新建一个元件,可以选择New Part或者是NewPart From Speadsheet,是两种不同的方式,先介绍New Part的操作。
右击选择New Part后,弹出下面的对话框,在Name中填入元件名,还可以指定PCBFootprint,下面Parts per Pkg表示这个元件有几部分,1表示普通的元件,如果元件是两部分组成的分裂元件就写2,这里先操作1,点击ok。
点击左侧工具栏make图标 ,所有的横线和竖线都变成粉红色的,这就生成了一个表格,鼠标右击选择Tag Pin Name,在引脚名这一列点一下,会在这一列最上面出现“Name”,同样的,右击选择TagPin Number,在引脚编号这一列点一下,会在这一列最上面出现“Num”,如果放错了,比如说该放Name的地方放成了Num,可以在放Num之后再点一次,Num就消失了,产生的结果如上图右。

cadence 原理图学习笔记

cadence 原理图学习笔记

Design Entry CIS :板基设计的原理图设计Design Entry HDL Rules Checker 芯片设计工具Design Entry HDL 芯片设计工具PCB Editor:PCB布局布线的软件PCB Router:自动布线的工具PCB SI:线路板的完整性分析SigXplorer:线路板的完整性分析平时画原理图工具:OrCAD Capture CIS原理图模板设置:创建原理图元件库新建的原理库存储到指定的位置新建元件库元件新建元件的属性,包括名称,索引号,封装,多元件共体,等信息元件库原理图编辑界面单个引脚放置:弹出引脚属性设置阵列引脚放置:单个引脚双击修改属性多个引脚选中后在spreadsheet一起修改。

放置填充多边形按住shift可以画任意角多边形双击调出多边形属性选择实体就好了放置元件方体画方框结束鼠标重复放置命令,右击End Mode 或者Esc元件属性,设置引脚管脚显示等。

元件封装属性修改,原理图与pcb封装的映射就在这里修改。

多元件共体浏览分裂元件浏览。

不规则元件第3讲:分裂元件制作创建Homogereous双运放元件,每个单元件都一摸一样,引脚编号不同,电源脚编号可以重复。

新建元件画好第一个单元件快捷键Ctrl+n 自动生成另一部分单元件。

需要全部重新定义引脚编号。

引脚名称隐藏快捷键Ctrl+b 可以返回查看A部分元件图形。

创建Heterogeneous元件,每部分图形可以不一致。

快捷键Ctrl+n 会完全留空,全部要重新画。

分裂元件整体浏览第4讲分裂元件的自动编号的问题解决。

分裂元件的组定义,在元件库中操作,使同组元件具备同一属性。

第一步:创建元件第二步:给元件创建一个可以区分“分组”的属性完成了单个元件的新属性的创建依次创建同组的其它元件的新属性。

要求同名同参数第三步:在原理图中双击元件使同组的元件都新属性参数相同即可。

配对时不能冲突,比如双运放就只能有两个运放,同一参数有三个运放相同的话就出错了。

Cadence学习笔记

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教程实例:DSP最小系统教程内容:1、利用Capture CIS进行原理图设计2、利用Cadence PCB Editor布局布线3、光绘文件(Artwork)制作,生成Gerber文件1mil=0.0254mm一原理图放大I 缩小O图纸右下角标注:Design Template1、创建新工程文件库文件2、参考datasheet在库文件中添加新元件:Place pin(画管脚编辑属性,power型visible)、Place pin array(管脚阵列)全部元件在Spreadsheet表中编辑(全选右键单击edit properties)可以在新建元件时选New Part Creation Spreadsheet通过表格创建多引脚元件常用选项:Option-part properties / package properties画不规则元件:Preference中取消Pointer snap to Grid,随意划线,画完再改回去3、分裂原件:homogeneous(完全相同)、heterogeneous(多个功能模块不同)以NE5532为例Tools-Annotate:给元件编号原理图中多个heterogeneous分裂原件的分组问题:库文件中选中分裂原件,在part properties中新建new property(name如package不可为group,value为组号123等),分裂原件的多个部分都要执行上一操作;打开原理图,双击分裂原件在property editor中将package属性设置为相同则为同一组分裂原件;要给之编号还需在annotate菜单physical packaging栏中将最后一项改为上文中name名大型元件的分割:参考《cadence电路设计案例精析》P184、在工程中添加元件库(自建库、系统库)电容电阻电感变压在discrete库中不知道元件在哪个库可以搜索放置元件place part5、元件的连接:直接连、用网络别名连接(在同一原理图页面中place net alias,名称相同表示电气上连接在一起)引脚悬空(末端连Place no connect)最好不要在放置元件时就把元件连在一起6、总线:功能类似的信号总线连接:Place-Bus 默认直角拐弯按住shift拉任意转方向画总线命名net alias(规则:XX[起始:结束])拖到总线上连接管脚与总线:place bus entry、按F4连续放置总线入口、信号线(与总线名一致)总线之间的连接:T型交叉有电气连接十字无实际电气连接不同页面之间的连接:place off-page connect 实际上与同一页面连接时net alias相似7、浏览BROWSE-元件parts(容易发现元件编号和大小错误)、网络Nets(双击看某一网络与哪些部分连接)、页面之间进行互联的网络:Browse-off page connectors、电气检查中的错误查看DRC 搜索Find元件parts、网络nets、Netlist修改元件库后更新元件:replace/update cache工程已经不在的元件在cache中删掉cleanup cache8、给元件添加封装信息:双击元件打开Property Editor,在PCB Footprint中标注封装批量修改封装:多选……在元件库中添加封装信息:打开库,选择元件-option-Package Property,回到项目中选中更改封装的元件-replace cache-选择replace schematic part property生成网表:先元件重编号Annotate、再DRC(design rules check)检查、选中dsn文件-Tools-create netlist-PCB Editor生成元件清单BOM,两种:1)Reports-CIS Bill of Materials-standard2)Tools- Bill of Materials9、二PCB高速电路设计流程原则:设计即正确1、工具介绍Allegro PCB Editor用于创建修改设计文件,是主要的设计工具,有两种模式:layout mode和symbol creation mode,进行手工布局布线时,工作在layout mode下,symbol creation mode中可以创建和修改package symbol、mechanical symbol、formal symbol、shape symbol、flash symbol Pad Designer创建及修改焊盘PadstackDBdoctor用于检查设计数据中的错误,Allegro Constraint ManagerAllegro约束管理器,布局布线约束规则的创建、管理、评估、检查Allegro PCB Router自动布线工具,对于有复杂涉及规则的高密度电路板处理能力很强Allegro PCB SI/PI信号/电源完整性仿真工具2、PCB设计流程(理论):1)规划出所设计电子设备的各项系统的规格,包括系统功能、系统的大小、运作情况以及成本2)做出系统的功能方块图,同时将每个方块之间的关系表示出来3)根据系统的功能方块图将系统分割成数个PCB,可以缩小系统的尺寸,同时可以使系统具有升级与交换零件的能力4)决定各PCB使用的技术以及电路数量,决定板子的大小。

Cadence concept HDL 学习笔记

Cadence concept HDL 学习笔记

Cadence concept HDL 学习笔记自己的一些学习心得,用作备忘录,以后用起来查找比较方便。

如果有人要转载或用作其它地方,必须先经过本人同意。

如果你觉得有用,保存一份到自己的电脑上,那是不用通知我的。

使用的软件:Cadence concept HDL psb15.7 for windows 和Allegro 15.7 for windows。

1原理图到PCB设计的流程:1.1建立新的项目并做相应的设置(元件库、图纸类型等);1.2原理图输入,同时创建新的原理图元件;1.3打包设计;1.4Allegro PCB设计(导入网表,创建新的元件封装,如果原理图有新的更改也要同步进来);1.5项目归档。

2学习计划:2.1熟悉工具软件的设置、文件管理模式等;2.2按照PCB的设计流程,一步一步完成;2.3每一步都需要实际操作,并做详细笔记;3学习笔记:3.12009年4月14日:3.1.1认识各步骤需要使用的软件:3.1.1.1Library Explorer:元件库管理;3.1.1.2Part Developer:原理图元件建立;3.1.1.3Concept HDL:原理图输入软件;3.1.1.4Package Designer:PCB封装建立;3.1.1.5Allegro:PCB设计;3.1.1.6Pad Designer:焊盘设计;3.1.1.7Project Manager:项目管理器。

3.2Library Explorer:3.2.1打开“Library Explorer”,建立一个新的元件库mycomponents,选择管理方式和工作目录;3.2.23.2.3然后就可以看到自己的元件列表了,因为是新建立的,自能看到一些cadence的标准符号库;3.2.4新建元件,输入新的元件名:3.2.53.2.6右击新建的元件名,在菜单选择“Part Developer”,进入元件设计:3.2.73.3Part Developer:3.3.1在正式使用之前要做些全局参数的设置:3.3.1.1T ools->setup:3.3.1.2S etup:3.3.1.33.3.1.4S etup->Package:3.3.1.5不同的元件类型选择不同的前缀,这里是建的一颗IC,前缀选“U”。

Cadence学习笔记

Cadence学习笔记

Cadence学习笔记1__焊盘一、焊盘前期准备在Allegro系统中,建立一个零件(Symbol)之前,必须先建立零件的管脚(Pin)。

元件封装大体上分两种,表贴和直插。

针对不同的封装,需要制作不同的Padstack。

名词解释不同层的名词解释:Begin Layer:最上面的铜Default Internal:中间层End Layer:最下面的铜Solder Mask:阻焊层、绿油层。

是反显,有就是没有。

等于是开了个小孔不涂绿油,是为了把焊盘或是过孔露出来,不涂绿油就是亮晶晶的铜,也就是在板子上看到的焊盘,或者是一个个的孔,其它的部分都上阻焊剂,也就是绿油,其实不光是绿色的,还有红色的、黑色的、蓝色的等等。

Paste Mask:助焊层、钢网层、锡膏防护层、锡膏层,也叫胶贴、钢网、钢板。

是正显,有就是有。

等于是钢网开了个窗,过波峰焊时机器就在此窗口内喷上焊锡了。

这一层是针对表面贴装(SMD)元件的,其实不光是表贴,通孔也要用到,因为通孔的表面上也有个焊盘,该层用来制作钢板﹐而钢板上的孔就对应着电路板上的SMD器件的焊点。

在表面贴装(SMD)器件焊接时﹐先将钢板盖在电路板上(与实际焊盘对应)﹐然后将锡膏涂上﹐用刮片将多余的锡膏刮去﹐移除钢板﹐这样SMD器件的焊盘就加上了锡膏,之后将SMD器件贴附到锡膏上面去(手工或贴片机)﹐最后通过回流焊机完成SMD器件的焊接。

通常钢板上孔径的大小会比电路板上实际的焊盘小一些。

Film Mask:预留层,用于添加用户自定义信息,根据需要使用。

不同焊盘的名词解释:Regular Pad:实际焊盘、规则焊盘,正片中使用,也是通孔焊盘的基本焊盘。

可以是:Null、Circle 圆型、Square 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形状(可以是任意形状)。

Thermal Relief:热焊盘、热风焊盘、花焊盘、防散热焊盘。

Cadence16.5学习笔记之(一)—器件库、原理图

Cadence16.5学习笔记之(一)—器件库、原理图

Cadence16.5学习笔记之(一)—器件库、原理图Cadence16.5学习笔记之(一)—器件库、原理图一、简单快捷键R—旋转器件方向(选中时)V—元件的镜像(水平)H—元件的镜像(竖直)F—放置电源G—放置地W—放置连线J—放置节点N—放置网络标号T—放置文本备注(Ctrl + Enter:换行)B—放置总线X—放置电器不连接F4—自动放置线,一直按一直放。

元件的复制:Ctrl + C或按住Ctrl,拖动元件即可。

放置全局网络标号(级联多个原理图):Place—Off-Page Connector放置线、总线时,任意角度走线—按住Shift键,再走线。

二、查找元件、网络连接等对整个工程、或单个的页面进行如下类似操作。

Edit->Browse->Parts:原理图画好了,选中工程,检查、查找定位器件Edit->Browse->Nets:网络连接,对于检查电源连接有帮助Edit->Browse->Off-Page Connector:显示工程中所有,原理图页面之间的网络连接(即归纳显示出所有全局网络标号)Edit->Browse->DRC Markers:DRC检查,显示出DRC电器检查的错误。

(删掉这些错误:Tools->Designe Rules Cheak->Yes->Action->Delete existing DRC marker->Yes)Ctrl + F:搜索定位元件、网络,如在PCB布局、布线时(勾选)。

以下类型选项:Parts:查找元件Nets:查看网络连接Power/GND:查看电源、地的网络连接Flat Nets:查看电源、地的网络连接(功能更强大)三、元件的更新或替换选择工程对话框中的File ->Design Cache->右键->Replace Cach->....->是否保留元件的遗留属性,可以将封装更新过来同样的操作,如果器件库中器件属性有改动,则更新元件(但不能将封装更新过来):File ->Design Cache->右键->Updata Cach四、选中元件1、单个选中、Ctrl + 选中元件、区域选中(整体移动),移动时电气连接是存在的,如果按住Alt再移动,则电气连接断开。

Candence Allegro自学笔记

Candence Allegro自学笔记

1、元件库更新,点中更新的元件右键Update2、创建网络表:选择原理图库Tools-Create Netlist3、导入网络表:File-Inport- Netlist4、替换(原理图):Edit-Globle Replace5、PAD编辑增SHAP路径设置:Setup-User PreferenceeEditor-Paths-library-padpath/psmpath6、全部顺序排元件tools >> annotate……1,reset part references to “?”2,incremental reference update7、导座标文件Tools-Report-双击Component Report,再点Report再把座标文件复制到EXC里面8、复制SHIFT+F5CAD原点设置,UCS空格,再M确定原点9、隐藏铺铜Setup-User Preferences-Shape_fill,里面两项打钩10、量元件间的间距SHIFT+F411、泪滴的添加route-〉gloss-〉add fillet,然后用鼠标框选整个电路板,然后在空白处点一下鼠标,最后点右12、泪滴的删除route-〉gloss-〉delete fillet,然后用鼠标框选整个电路板,然后在空白处点一下鼠标,最后点右13、倒角:Manufature-Drafting-fillet14、设置禁止区域:Setup-Areas里面有很多keepout层15、边框Z-COPY设置:Edit-Z-copy,选中框,右边OPTIONS填入要偏移的距离16、设置层叠结构:Setup-Cross Section17、加过孔Setup-Constraints-Phycical,在VIAS里面双击,添加过孔18、光标的设置,cross是小光标14、铺铜Shape-polygon,然后右边的options选择要铺铜的网络这里是铺铜的全局设置五、铺铜完后的检查铺铜完后的检查网络TOOL\REPORT没联接的为零,正确。

cadence学习笔记

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关键字:1.快捷键2.注意基本了解了一下界面最左面的原理图管理器的基本设置;学会两个快捷键:放大I 缩小O;上下滚动pageup、pagedown;鼠标滚动左右滚动ctrl+ pageup、pagedown;ctrl+鼠标滚动刷新F5今天了解了cadence原理图页面的基本设置:页面大小、title是否显示,网格大小显示的基本设置!这都是在options选项中设置!今天学会了自己画简单元件(只需要一部分就能画出的元器件),了解其常见设置;画一个AT90S8535为例!1、练习了显示隐藏引脚(pin)的设置(Options-part propreties选项中设置,ture表示显示,falth表示隐藏);2、练习对引脚的批量属性改变!选中十字光标右键,eide proprepries…出现下图,一一修改;画原件应注意,body部分应该放在虚线框中;注意:liberiy中用到的快捷键:H,V,RAT90S8535:今天了解了分立元件的画法和理念,例如74系列的一类芯片!芯片中分几路功能相同(这种采用homogeneous(同址形式),另外一形式为heterogeneous);在new part 对话框中;设置项parts per Pkg表示元件需要分几部分画!注意:heterogeneous与homogeneous的区别:1.homogeneous是元件的每部分电气属性、结果相同;画一部分,自动生成下一部分!只需自己改下pin的number!heterogeneous不然,表示每一部分的电气属性、结果都不一样,每部分都需自己画!快捷键:ctrl+N 自动切换到下部分!Ctrl+B 自动切换到上面部分!哎!令人蛋腾+乳酸的大学,好不容易休息了一个双休,一切的一切都是拜自考占用学校所赐!何得何能啊?今天初涉原理图设计,也就是添加库文件,放置元器件(快捷键P),元器件连接方式:连接导线(w)、总线连接(b)、网络标号连接(n)等形式,自动命名(tools-annotate)注意:1. 连接导线时改变走线方向时按键shift;2.当某元器件的端口悬空时,需放置place no connect(快捷键X),表示引脚悬空电气检查时不报错!3.尽量不要使两元器件的端口直接连接,这样后期布板,电气检查,容易出错,而是用线直接连上;4.常用的库文件,也就是电阻电容之内的在discrete库中;5.放过的器件都在Design Cache中记录。

Cadence 学习笔记

Cadence 学习笔记

Cadence 学习笔记◆CELL mode LVS/LPE 的rule文件写法:◇*DESCRIPTION 部分···CHECK-MODE = CELL ;FLAT/CELL/HIER/MULTI/COMPHCELL-FILE = HCELL.TAB ;HCELL filenameHCELL-MAX-SEGMENTS = 1000GEN-TEXT-FILE = HCELL.TEX ;HCELL text filenameGEN-TEXT-FLTNODE = YESGEN-TEXT-WIRE = YESCELL-CHILD-TEXT = YES···◇*INPUT-LAYER部分···IPOL Y = 4 CTEXT = 30 ATTACH = POL Y ;POL Y & Celtxt ···MT1 = 8 CTEXT = 31 ATTACH = MT1 ;MT1 & Pintxt···GEN-TEXT-LAYER = POL Y MT1 MT2 ;Which layer to generate text◆COMP mode LVS/LPE/PRE的rule文件写法:◇*DESCRIPTION 部分···CHECK-MODE = COMP ;FLAT/CELL/HIER/MULTI/COMPHCELL-FILE = HCELL.TAB ;HCELL filenameHCELL-IN-HCELL = YES···◇*INPUT-LAYER部分···CHECK-MODE = COMP ;FLAT/CELL/HIER/MULTI/COMPHCELL-FILE = HCELL.TAB ;HCELL filenameHCELL-IN-HCELL = YES···◇*OPERA TION部分···HEDTEXT = HCELL.TEX ;HCELL text filename◆LOGLVS用法◇顶层文件为Verilog◈CELL mode ◈COMP modeCEL HCELL.TAB FPINVER top.v CEL HCELL.TABCIR sub.spi CIR sub.spiLINK VER top.vCON/NOTOP LINKX CONX◇顶层文件为EDIF◈CELL mode ◈COMP modeCEL HCELL.TAB CEL HCELL.TABCIR sub.spi CIR sub.spiEDI top.edf EDI top.edfCON/NOTOP CON topX X(如果使用EDIF文件格式,则可能需要在primdev.tab文件中指定VDD、GND。

Candence学习笔记7--第7讲 Cadence原理图中总线的使用方法

Candence学习笔记7--第7讲 Cadence原理图中总线的使用方法

第7讲Cadence原理图中总线的使用方法目录1、放置总线 (2)2、放置任意转角的总线 (2)4、把信号连接到总线 (2)5、重复放置与总线连接的信号线 (3)6、总线使用中的注意事项 (4)7、在不同页面之间建立电气连接 (5)8、总结: (6)第7讲总线的使用方法1、放置总线Place--Bus或者快捷键B2、放置任意转角的总线任意走线,走线之前按住shift3、总线命名规则Alias命名规则:baseName[0:N]总线是N+1位,baseName不能以数字结尾;然后将Net Alias放置到总线上。

4、把信号连接到总线信号线通过bus entry和总线相连。

5、重复放置与总线连接的信号线快捷操作:放置1根bus entry线之后,按住F4,可以一直放置bus entry线。

然后将芯片管脚与bus entry相连,在导线上放置net alias快捷操作:重复命名,可以按住ctrl+左键拖动上一根已经命名好的线,这样就能重复命名导线了。

或者按住F4,也能重复上一次动作。

6、总线使用中的注意事项1、总线和信号线之间,它们之间的连接,只能通过net alias这种方式,网络名称的方式连接。

总线名称和信号线名称之间:这两个圈圈处的名字,必须一致。

2、信号线与总线之间,用bus entry的这种方式,连接。

如果Wire与总线直接相连,wire与总线之间实际是没有电气连接的。

总线与总线之间连接,会构成实际的电气连接。

如果两个总线交叉相连,那么系统默认两根线之间是没有电气连接的。

在交叉点处,放置一个junction,两个总线之间就有实际的连接了。

7、在不同页面之间建立电气连接在一个页面中放置Off-page connector,然后在另外一个页面中放置同样名称的off-page Connector。

只要两个页面的off-page connector的名称一样,那么这两个点就已经有电气连接了。

8、总结:理解Cadence软件是使用网络名称建立电气连接的。

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Cadence SPB15.7 快速入门视频教程目录Capture CIS 原理图及元件库部分第1-15讲第1讲课程介绍,学习方法,了解CADENCE软件Cadence下几个程序说明Design Entry CIS 系统级原理图设计Design Entry HDL 芯片设计Layout plus orcad 自带的pcb板布局布线工具,功能不是很强大,不推荐使用Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计PCB Router pcb自动布线Pcb SI SigXplorer Pcb电路板信号完整性仿真OrCAD Capture CIS 对元件管理更方便相对于OrCAD CaptureI 放大O 缩小页面属性设置options Design Templateoptions Schematic Page Properties第2讲创建工程,创建元件库原理图元件库,某元件分成几个部分,各部分间浏览ctrl+N ctrl+B元件创建完后修改footprint封装,options Package Properties第3讲分裂元件的制作方法1、homogeneous 和heterogeneous 区别homogeneous,芯片包含几个完全相同的部分选择该模式,画好第一个part后,后面的part会自动生成,因为完全一样。

但是引脚编号留空了,要自己再设置引脚编号。

heterogeneous芯片包含几个功能部分,可按照功能部分分成几个部分。

ctrl+N ctrl+B切换分裂元件的各个部分原理图画完之后,要对各元件自动编号,在项目管理窗口选择项目,点击tools annotate,在Action下面选择相应的动作。

2、创建homogeneous类型元件3、创建heterogeneous类型元件第4讲正确使用heterogeneous类型的元件1、可能出现的错误Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen2、出现错误的原因分裂元件分成几个part,并且用了多片这样的分裂元件。

Cadence搞不清楚每个part具体是哪个芯片的,需要手动设定3、正确的处理方法在原理图元件库中,编辑某个分裂元件的part 属性,在part属性中加入新的属性,如package,value为1 ,把新的元件放置到原理图中,双击它,在弹出的Property Editor中,设置属性package,如果几个part属于同一片芯片,就设成相同的Value,不同的芯片设成不同的value值。

执行tools→annotate→Packaging→physical packaging 下的框里面,把power_gnd 改成刚才修改的package,即告诉cadence,按照package这个属性的值,来区分芯片。

再执行自动编号功能。

第5讲加入元件库,放置元件1、如何在原理图中加入元件库2、如何删除元件库3、如何在元件库中搜索元件4、放置元件使用Design Cache中的元件,可以使整个原理图中的元件外观都一致,比如电容。

5、放置电源和地第6讲同一个页面内建立电气互连1、放置wire,90度转角,任意转角使用快捷键w画线,b 总线p 放置元件G地或者电源n 放置net在连线的终点双击按住shift,可以任意角度画线2、wire的连接方式3、十字交叉wire加入连接点方法,删除连接点方法4、放置net alias方法5、没有任何电气连接管脚处理方法放置no connect ,叉号,必须放置叉号,否则在后面的检测中会报错。

6、建立电气连接的注意事项两个元件的管脚,用线进行连接,不推荐直接放在一起,防止之后back annotate 时产生错误。

第7讲总线的使用方法1、放置总线2、放置任意转角的总线3、总线命名规则EM[0:32] EM和[之间不要加空格4、把信号连接到总线5、重复放置与总线连接的信号线6、总线使用中的注意事项7、在不同页面之间建立电气连接off-page connector 连接不同页面间的元件,net只能在页面内部形成互联第8讲browse命令的使用技巧1、浏览所有parts,使用技巧2、浏览所有nets,使用技巧在net列表中双击net名称,可以在page中高亮显示所有这一net。

3、浏览所有offpage connector,使用技巧使用比较方便,可以查看是否确实在不同页面之间4、浏览所有DRC makers,使用技巧第9讲搜索操作使用技巧1、搜索特定part2、搜索特定net3、搜索特定power4、搜索特定flat netsedit -->find -->flat net,会把所有的与这个net号相连的都显示出来第10讲元件的替换与更新1、replace cache用法2、update cache用法3、replace cache与update cache区别一次性替换原理图中所有的某个元件比如,要更换元件的某个属性如footprint. 在工程管理窗口原理图下的Design Cache 下的元件列表中,右键选择Replace Cache 选择replace 元件属性,保留元件属性不起效果Upgrate cache 用于Design Cache与元件库中的元件实时更新右键Design Cache文件夹,选择cleanup cache,可以把原理图中没用到,但在cache中存在的备份删除掉第11讲对原理图中对象的基本操作1、对象的选择2、对象的移动3、对象的旋转4、对象的镜像翻转5、对象的拷贝、粘贴、删除选择多个元件:按住ctrl键,单击需要的元件选中某个元件,并拖动的时候,连接关系还是连接的如果要切断这些连线,只是移动元件,就按住alt键同时拖动元件元件移动过程中,与连线接不上,解决的方法--》options->preferences-->Miscellaneous-->打钩Allowcomponentmovewithconnectivitychanges旋转元件选中后按R,有时候元件离原理图页面边框太近,按字母R可能旋转不了,原因是空间不够元件镜像选中元件--》edit-->Mirror-->水平(快捷键H)或者垂直(快捷键V)第12讲1、修改元件的VALUE及索引编号方法2、属性值位置调整3、放置文本---编辑文本时换行时ctrl+enter!!!4、文本的移动、旋转、拷贝、粘贴、删除5、编辑文字的大小、字体、颜色6、放置图形原理图页面文本中换行ctrl+enter第13讲如何添加footprint属性1、在原理图中修改单个元件封装信息双击某个元件,在弹出的Property Editor中,修改元件的footprint信息,属性列表默认是横排显示,使其竖排显示的方法:鼠标放到属性栏最左上角,鼠标变成黑色向下箭头,右键选pivot手动输入2、在元件库中修改封装信息,更新到原理图元件库中选择某元件options→packages propertities 通过replace cache把元件库中的修改带到原理图中。

在Design Cache中,右键选择replace cache ,在弹出的对话框中,选择replace schematic propertities 原来在原理图页面中的元件的属性信息就取消了,如元件编号,元件需要重新编号注意分裂元件的编号问题3、批量修改元件封装信息选中多个元件,右键,edit properties,鼠标选中pcb footprint,右键选择Edit 在工程管理窗口中选择某个页面,右键,edit object properties,在列表中修改或者选中整个工程文件*.dsn,右键选择edit object properties可以选中几个表格,同时进行修改删除方法delete properties,只是删除属性的值,该属性不会被删掉。

注意不同大小的电容,封装可能不一样两种方法:(1)直接针对元件修改,分裂元件建议使用直接修改的方式(2)在property editor中选择元件修改4 检查元件封装信息是否遗漏的快速方法选中某页面或者整个工程,右键选择edit object properties,在弹出的表格中逐个检查有无遗漏。

第14讲生成网表1、生成netlist前的准备工作检查原理图的逻辑功能是否正确各器件之间的电气连接是否正确,对整个工程进行通篇检查。

对整个工程的元件进行重新编号对整个工程进行电气特性检查2、生成netlist方法第15讲原理图后处理1、生成元件清单选中*.dsn,选择tools→Bills of Materials 会统计所有相同的元件的数目,比如用到的相同的去耦电容的个数2、打印原理图设定打印边框或者title block,每个页面单独设置,右键,Schematic page properties→grid reference 选择打印或者不打印边框或title block。

总结原理图绘制的流程:1、元件库绘制,尤其是分裂元件,根据功能和输入输出绘制。

2、调用元件库,绘制原理图3、原理图反复检查,纠错4、对整个工程的元件进行重新编号5、对整个工程进行电气特性检查6、以上无误后,生成netlist网络报表(建好封装)7、原理图后续处理,包括生成元件报表和打印原理图处理。

经常用到的快捷键:capture CIS原理图放大I [in]缩小o [out]画线W总线B放置元件P地或电源G放置网络N放置互连线时的任意角度按住shift画线选择多个元件:按住ctrl键,单击需要的元件选中某个元件,并拖动的时候,连接关系还是连接的如果要切断这些连线,只是移动元件,就按住alt键同时拖动元件旋转元件选中后按R,有时候元件离原理图页面太近,按字母R可能旋转不了,原因是空间不够元件镜像选中元件水平(快捷键H)或者垂直(快捷键V)文本换行ctrl+enter元件库分裂元件在几个part之间浏览ctrl+N ctrl+B第16讲高速电路设计流程,本教程使用的简化流程设计即正确原则,争取一次成功高速电路设计流程:✧原理图逻辑功能设计、生成netlist✧PCB板数据库准备板框、层叠、电源、地✧导入netlist✧关键器件预布局(如插口位置、高速器件)✧布线前仿真、解空间分析,约束设计、SI仿真、PI仿真、设计调整✧约束驱动布局、手工布局✧约束驱动布线、自动布线、手工拉线可能需要调整层叠设计✧布线后仿真✧修改设计✧布线后验证✧设计输出、PCB板加工✧PCB功能调试、性能测试<仿真只是验证设计经验,在高速电路板设计中,重要还是积累经验,利用经验,再用仿真来验证>1、电路设计是充满直觉的过程,直觉来源于以往的经验2、不盲从已有的经验,经验有正确的也有错误的,用怀疑的眼光去看待3、正确的经验:什么情况下是正确的?为什么能解决问题?机理是什么?4、错误的经验:为什么错误?如果使用错误的经验,会产生哪些问题?原理是什么?如何快速积累经验:【高手在平时都在想什么,高手是如何快速养成的】✧学习SI PI(电源完整性)EMC设计的基本原理✧向高手学,而不是向老手学,高手和老手不是一个概念。

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