cadence菜鸟手记
Cadence新手简明教程(1)
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需要填这两项
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里面不需要 snap to grid
边框和引脚必须 snap to grid， 保证电气属性
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如果需要更改原理图页大小，可以在工程文 件目录中选择相应的原理图页，右键选择 schematic page property
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按p调出右侧的 place part窗口 从中选取需要的 元件，双击或 enter或点击面板 上的放置按钮摆 放该元件，可放 任意多个，放完 按ESC退出。
在库中更改了元件，还需要在design cache中选中对应的design cache，右键 选择“update cache”之后才能使用。
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网络表文件（连接关系）
物理封装信息及器件属 性、驱动类型（room、value等） 驱动分配文件（电压需求、
替换封装类型及电气特性等）
3.层次块上下层之间可以用hierarchical Port来连接
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Part可以整个复制过来，然后再局部修改
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Edit part
Edit part在关闭图页的时候会询问update “current”还是“all”，如果想放弃修改， 点击discard。
这里需要注意一点，即使你在原理图中更 改了part，库中的这个元件仍然没有变化。
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Cadence公司是一个专门从事电子设计自 动化（EDA）的软件公司，是全球最大的电 子设计技术(Electronic Design Technologies)、程序方案服务和设计服务 供应商。产品涵盖了电子设计的整个流程， 包括系统级设计，功能验证，IC综合及布局 布线，模拟、混合信号及射频IC设计，全定 制集成电路设计，IC物理验证，PCB设计和 硬件仿真建模等。
candence学习笔记
candence学习笔记主要学习以下内容：（1）利用OrCAD Capture CIS 进行原理图设计（2）利用Cadence PCB Editor 进行PCB布局布线（3）光绘文件（Artwork）制作，如何生成Gerber文件。
1. 工具介绍PCB Edtor 绘制PCB的工具PCB Librarian 制作PCB原件库的工具PCB Router自动布线的工具PCB SI 和SigXplorar 电路板信号完整性仿真的工具2 . OrCAD Capture CIS启动改工具后，会打开如下界面，通常选择OrCAD Capture CISOrCAD Capture CIS 与OrCAD Capture相比的优势是，在画原理图时对原理图中所有元件的管理会很方便。
3.DSN文件，是建立工程的数据库文件，包含了工程的所有数据。
Design Cache，每在原理图中放置一个元件，就会在该文件下将该元件保存下来，当下次再放置同一个文件时，就可以很方便的从这里来选取相关元件。
Library，包含元理图用到的库4. OrCAD Capture 的菜单是上下文相关的，对不同的窗口操作，菜单是不同的。
5. 原理图文件的创建(1) 选原理图文件夹，Design---->New Schematic Page----->.........(2) 选原理图文件夹，右键单击------>New Page--------->...........6. 原理图文件的删除(1) 选中要删除的原理图文件，Design---->Delete----->.........(2) 选中要删除的原理图文件，按Delete键7. 原理图文件的重命名(1) 选中要得命名的原理图文件，Design---->Rename----->.........(2) 选中要得命名的原理图文件，右键单击------>Rename--------->...........8. 原理图文件的放大和缩小(1) i：放大o：缩小都是以鼠标所在位置为中心(2) 通过菜单操作(3) Ctrl + 鼠标滚轮选中某元件后，就会以该元件为中心来进行放大或者缩小1. 打开Orcad capture CIS 后，在创建原理图前，需要做一些设置：（1）Options------>Design T emplate2.修改原理图的背景色：Options---->Preferences------>Background3.对单个原理图页面设置Options-------Schematic Page Properties4.元件库的建立在OrCAD Capture CIS中，选择File------New-----Library 。
Cadence自学笔记笔记
Cadence⾃学笔记笔记Cadence SPB15.7 快速⼊门视频教程⽬录Capture CIS 原理图及元件库部分第1-15讲第1讲课程介绍，学习⽅法，了解CADENCE软件Cadence下⼏个程序说明Design Entry CIS 系统级原理图设计Design Entry HDL 芯⽚设计Layout plus orcad ⾃带的pcb板布局布线⼯具，功能不是很强⼤，不推荐使⽤Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计PCB Router pcb⾃动布线Pcb SI SigXplorer Pcb电路板信号完整性仿真OrCAD Capture CIS 对元件管理更⽅便相对于OrCAD CaptureI 放⼤O 缩⼩页⾯属性设置options Design Templateoptions Schematic Page Propertie s第2讲创建⼯程，创建元件库原理图元件库，某元件分成⼏个部分，各部分间浏览ctrl+N ctrl+B元件创建完后修改footprint封装，options Package Properties第3讲分裂元件的制作⽅法1、homogeneous 和heterogeneous 区别homogeneous,芯⽚包含⼏个完全相同的部分选择该模式，画好第⼀个part后，后⾯的part会⾃动⽣成，因为完全⼀样。
但是引脚编号留空了，要⾃⼰再设置引脚编号。
heterogeneous芯⽚包含⼏个功能部分，可按照功能部分分成⼏个部分。
ctrl+N ctrl+B切换分裂元件的各个部分原理图画完之后，要对各元件⾃动编号，在项⽬管理窗⼝选择项⽬，点击tools annotate,在Action下⾯选择相应的动作。
2、创建homogeneous类型元件3、创建heterogeneous类型元件第4讲正确使⽤heterogeneous类型的元件1、可能出现的错误Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen2、出现错误的原因分裂元件分成⼏个part,并且⽤了多⽚这样的分裂元件。
Cadence学习笔记
Cadence学习笔记Cadence学习笔记1__焊盘一、焊盘前期准备在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。
元件封装大体上分两种，表贴和直插。
针对不同的封装，需要制作不同的Padstack。
名词解释不同层的名词解释：Begin Layer：最上面的铜Default Internal：中间层End Layer：最下面的铜Solder Mask：阻焊层、绿油层。
是反显，有就是没有。
等于是开了个小孔不涂绿油，是为了把焊盘或是过孔露出来，不涂绿油就是亮晶晶的铜，也就是在板子上看到的焊盘，或者是一个个的孔，其它的部分都上阻焊剂，也就是绿油，其实不光是绿色的，还有红色的、黑色的、蓝色的等等。
Paste Mask：助焊层、钢网层、锡膏防护层、锡膏层，也叫胶贴、钢网、钢板。
是正显，有就是有。
等于是钢网开了个窗，过波峰焊时机器就在此窗口内喷上焊锡了。
这一层是针对表面贴装（SMD）元件的，其实不光是表贴，通孔也要用到，因为通孔的表面上也有个焊盘，该层用来制作钢板﹐而钢板上的孔就对应着电路板上的SMD器件的焊点。
在表面贴装（SMD）器件焊接时﹐先将钢板盖在电路板上（与实际焊盘对应）﹐然后将锡膏涂上﹐用刮片将多余的锡膏刮去﹐移除钢板﹐这样SMD器件的焊盘就加上了锡膏，之后将SMD器件贴附到锡膏上面去（手工或贴片机）﹐最后通过回流焊机完成SMD器件的焊接。
通常钢板上孔径的大小会比电路板上实际的焊盘小一些。
Film Mask：预留层，用于添加用户自定义信息，根据需要使用。
不同焊盘的名词解释：Regular Pad：实际焊盘、规则焊盘，正片中使用，也是通孔焊盘的基本焊盘。
可以是：Null、Circle 圆型、Square 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形状（可以是任意形状）。
Thermal Relief：热焊盘、热风焊盘、花焊盘、防散热焊盘。
CADENCE学习笔记4
CADENCE学习笔记7布线Grid设置统一设置为5mil7.1手工布线Route-Connect7.2BGA扇出1Route-PCB router–fanout by pick，find选择component，单击bga元件即可；右键-setup，设置扇出方式注意布线宽度采用的是约束管理器-physical中的设置。
2焊盘中间打过孔：route-create fanout，option选择合适的VIA，via direction设置为via in pad，find选择symbol或pin，单击引脚即可。
3route-create fanoutInclude unassigned pins：对没有网络的PIN扇出Include all same net pins：对同一net的所有pin扇出Via选择过孔类型；Via direction：扇出方向，默认是，其他有东西南北，NE东北，NW西北，SE东南，SW西南，via in pad引脚上打孔。
Override line width：设置出线线宽，默认的线宽采用的是约束管理器-physical中的设置。
Pin-via space；如果要打孔在四个BGA焊盘中间，应该选择centeredCurve：走直角线，见下图1。
用于特殊工艺。
Find中可以选择symbol对BGA元件所有pin扇出，pin对一个或多个引脚扇出设置完成后，在PCB中点选或框选有时两个孔叠在一起，无法选中底层或小的过孔，如下图top层的PIN很难选中，首先在idle 模式时选择etch-top，然后使用route-create fanout，就很容易选中top层的PIN了。
7.2利用Constraints Manager实现长度约束规则的设定1在使用constraints Manager设定长度规则前，需给无源器件赋模型及电压值1)给电源地赋电压值操作：点击Logic/Identify DC Nets，在弹出的窗口中选择你要的电源网络名赋电压值即可2）给无源器件分配模型：analyze->model assignment2BUS的创建操作：在Constraints Manager的工作页中选中要创建Bus的Net、Xnet如D0～D7，点击右键，选Create/Bus3Pin pair的创建操作：在工作页中选中要创建Pin pair的一个Net或Xnet，如D0点击右键，选Create/Pin pair，在弹出窗口中First、Second Pins分别选中一个管脚即成一对Pin pair，点击OK即可，若一个Net、Xnet要创建多对Pin pair点击Apply即可继续创建下一Pin pair，而无需退出再进来4Differential Pair的创建操作：在工作页中选中要创建Differential Pair的一对Net或Xnet，如TD+/-,点击右键，选Create/Differential Pair5.不同Bus或Bus中成员的移植操作：拖动左键选中要添加或转移的Net、Xnet，点击右键，选Bus Membership，在弹出的窗口中选你要的Bus名即可7.3设置网络拓扑-T型连接点注意：在约束管理器中经常很多命令不能用，是因为PCB当前处于某个命令状态。
cadence学习笔记
cadence学习笔记1. Allegro中我设置了highlight的颜⾊为⽩⾊，但选中后颜⾊是⽩蓝相间的，很不⽅便查看。
是什么地⽅需要设置，哪位⼤虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就⾏了。
2. 不⼩⼼按了Highlight Sov后部分线⾼亮成⽩⾊，怎样取消？答：这个是⽤来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地⽹络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight⾼亮默认颜⾊？答：可以在Display->Color/Visibility->Display->Temporary Highlight⾥修改即可，临时修改颜⾊可以点Display->Assign Color 来实现。
4. 如实现Highlight⾼亮部分⽹络，⽽背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer 即可。
5. 快速切换层快捷键答：可以按数字区⾥的“-”或“+”来换层。
6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight 错误等？答：OrCAD输出⽹表，Allegro导⼊⽹表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。
1.ORcad :⾸先打开orcad和allegro分别占1/2的窗⼝界⾯。
然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出⽹表的路径。
cadence学习笔记1--原理图的创建、查看等系列操作（持续更新）
cadence学习笔记1--原理图的创建、查看等系列操作（持续更新）1、亲手操作教程内容2、OrCAD Capture CIS进行原理图设计3、Cadece PCB Editor 进行PCB布局布线4、光绘文件（Artwork）制作，如何生成Gerber文件OrCAD Capture CIS与OrCAD Capture的区别元件的管理非常方便一、原理图的创建、重命名、删除1、cadence原理图的创建第一种方法：首先先选中原理图文件，然后点击菜单栏上的Design--New Schematic Page输入原理图名称第二种方法：先选中原理图文件，然后右键单击，选择New Page输入原理图名称2、删除原理图文件第一种方法：首先选择你要删除的原理图文件，然后点击菜单栏上的Edit---Delete,点击Delete之后，就会弹出下面的对话框。
点击确定之后，原理图2就删除了。
第二种方法:首先选择你要删除的原理图文件，然后鼠标右键点击Delete，如下图所示弹出如下所示,点击确定，原理图即删除。
3、cadence原理图的重命名第一种方法：选择需要更改原理图文件名的文件，然后点击菜单栏中的Design---Rename在弹出的对话框中，输入名称，点击OK即可。
第二种方法：选择需要更改原理图文件名的文件，然后右键点击Rename弹出对话框，在弹出的对话框中，输入名称，点击OK即可。
二、原理图的放大、缩小方法一: 直接按下快捷---i /o方法二：选择需要放大、缩小的原理图，然后选择菜单栏上的View---Zoom----In 放大Out 缩小方法三：按住键盘上的CTRL键，鼠标上的滑轮，向前滑动，原理图放大；向后滑动，原理图缩小。
如果原理图放的很大，可以移动滚动条进行原理图的上下左右的滚动。
也可以利用快捷键进行滚动条的移动，按住CTRL+PAGEUP，原理图向左移动；按住CTRL+PAGEDOWN，原理图向右移动；按住PAGEUP，原理图向上移动；按住PAGEDOWN，原理图向下移动。
Cadence学习笔记1__原理图
cadence学习笔记1__原理图打开Design Entry CIS或OrCAD Capture CIS组件，选择OrCAD Capture CIS（不要选择OrCAD Capture，因为少了一些东西），如果勾选了左下角的“Use as default”复选框，下次就不用选择了，如果要使用其他的部分，就在打开后点击File→Change Product，会弹出一个“Cadence Product Choices”窗口：元器件库File→New→Library新建一个库，如下图，显示了路径和默认库名library1.olb，右击选择Save As可以改变路径和库名，右击新建一个元件，可以选择New Part或者是New Part From Speadsheet，是两种不同的方式，先介绍New Part的操作。
右击选择New Part后，弹出下面的对话框，在Name中填入元件名，还可以指定PCB Footprint，下面Parts per Pkg表示这个元件有几部分，1表示普通的元件，如果元件是两部分组成的分裂元件就写2，这里先操作1，点击ok。
中间的虚线框是这个元件的区域，右边会有一个工具栏，画直线、方框、圆、曲线，也可以输入一些字符，或者点放置一组引脚，放置结束后鼠标右击选择End Mode或按键盘左上角Esc键使命令结束，放置一组引脚的时候，还可以设置引脚的类型，比如输入、输出、双向、电源等等，这个没有区分电源和地，电源和地都是power型的，现在输入下面的几个数字，线型都是默认的Passive，引脚间距Pin Spacing设为1，点击ok，放置好后成为下面的样子，有些部分不需要显示，双击空白处弹出一个属性对话框，虚框里面的数字是PinName，虚框外面的数字是PinNumber，如果可视属性改成False就不显示了。
如果想改变其中一个引脚的引脚名、引脚编号、引脚类型，选中该引脚，右击选择Edit Properties，或者双击该引脚，如下图：画直线的时候，这里默认是按照栅格点为最小单位的，可以改变这种限制，画出任意长度任意角度的线，在工具栏Options Grid Display中，不要勾选Pointer snap to grid就可以了，记得画完想要的任意直线后，再将这里勾选，这是一个好习惯，可以让画出的线更规则整齐。
关于cadence菜鸟入门 自己整理
Cadence (IC610)菜鸟教程(仿真)1.确保PC上安装linux及cadence IC610，本人安装的是ubuntu10.4.2.PDK的安装下载一个PDK，我用的是CSMC05MMPDK，文件夹内有st02_200911021200文件夹，既是st02的模拟库文件。
将这个文件夹放在一个路径下，但是不能出现中文，确保没有安装同名的PDK 库，用cdb2OA转换数据。
在CIW下，tool-conversion tool box，选择倒数第三个，CDB....在path to cds.lib file后面输入这个库文件的cds.lib文件路径，我的这个CSMC05MMPDK文件夹放在如下目录/home/zhao/eda/model/CSMC05MMPDK/st02_200911021200/cds.lib，然后点击OK或者apply 会自动进行一系列安装，最后会在主目录下生成一个st02文件夹。
说明安装成功。
注意：：我的安装完成后，以前的自带的库都不见了，什么basic，analoglib的等库，不知道什么原因，你的可能不会出现，如果出现，不要担心，自己将那些库重新安装上。
在CIW下，点击tool-library manager点击edit-library path 出现如下窗口。
在此界面上点击edit-add library，可以将库文件加上，以前的那些基本库路径在上图中显示了。
红色应该表示不存在了的。
库文件安装好了可以进行设计仿真了。
3.画图仿真。
具体电路图的画法个人不同，自己设计。
下面是我第一次做的，只是为了熟悉软件。
进行tran分析。
此处与IC5141不同，仿真环境设计是点击launch-ADE L点击analyses-choose注意此处截止时间只用书单位不用带秒程序会自动添加戴上会显示出错。
下面三个表示仿真精度然后点击OK点击setup-model library 实现与工艺库链接链接后双击选择工艺文件，就是给的那个文件夹下的.scs文件，加载进去。
cadence快速入门(物联网其实很简单-cadence简单使用过程)
cadence快速入门（物联网其实很简单-cadence简单使用过程）大家好我是will，这篇我会向大家介绍一下cadence的使用过程，我会和大家一起绘制一块常用的简单的串口工具来帮助大家来快速掌握。
我会把这个当作一个小项目来讲解，会分为多个部分，这是第一部分，简单介绍一下会涉及的软件。
Cadence是一款功能强大的EDA软件，主要用于电路涉及、绘制PCB 版图、仿真等使用。
国内使用较多的EDA软件有三款Altium Designer、PADS、Cadence。
其中AD使用量最大，原因是我们上大学学习的Protel 99se有关，AD为99se的升级版。
PADS在南方用的比较多，主要原因是智能手机大多数的解决方案都会提供PADS版本的原理图与核心布线。
但是我更喜欢Cadence原因是它更符合模块的思路，找功能非常方便，而且功能异常强大，方便，实乃利器啊！阿里狗破戒大师首页安装Cadence安装完成后我们会发现有很多软件图标，但是我们就用下面两个OrCAD Capture咱们用来绘制原理图和元件库的工具。
点击PCB Editor图标会让咱们选择Allegro产品版本，咱们选择Alloegro PCB Designer即可。
Allegro主要主要用于绘制PCB，功能非常强大方便。
最后生成光绘文件(PCB生产文件)提交给板厂生产。
ps：这里说明一下很多用AD的同学经常会提交源文件给板厂生产，will认为这样非常不规范，经常会因为板厂软件版本问题造成生产的差异，所以在这里建议发板尽量使用光绘文件进行。
以上Cadence就简单说完了，通过使用OrCAD和Allegro我们就可以完成原理图和PCB的绘制，接下来我再向大家介绍一款非常牛的软件CAM350，这是一款光绘软件，我经常用来查看光绘文件的可用性。
CAM350所有PCB层级PCB顶层经过CAM350检查完光绘文件的可用性后，就可以找板厂制板了。
我这里使用的是深圳嘉立创进行制板，在打样和小批量制板他家可以称为国内的老大。
Cadence学习笔记（十三）
Cadence学习笔记（十三）1. 有些特殊的焊盘上要打很多孔，需要在Multiple Drill里设置。
2. .psm是元件封装的数据文件，不能直接编辑，.dra是绘图文件，我们可以用软件打开它对封装进行编辑。
3. 按room摆放：使用PCB Editor，1）在PCB Editor里设置room属性，导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin)，点击More，选择需要赋予room属性的元件，弹出Edit Property对话框，在左边的Available Properties中选择Room，value=power3v3，然后点击Apply，在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3，这样元件有了room属性；2）接下来在PCB Editor里添加room区域，Setup - Outlines - Room Outline，在Create/Edit Option 选择Draw Rectangle，在板框内部拉出一个矩形框；3）按照room属性来摆放，Place - Quick Place，在Placement Filter里选择Place by room，在下拉列表中选择power3v3，点击Place。
使用Capture CIS，1）选中元件，右键Edit Properties，Filter by选择Cadence-Allegro，找到ROOM编辑，填写power1v6，再切换到，可以看到room属性已经带过来了；2）属性设置好以后，要把属性做到网表里，需要重新生成网表，点击.dsn，T ools - Create Netlist；3）回到PCB Editor，重新导入网表，File - Import - Logic；4）创建room，Setup - Outlines - Room Outline，在Create/Edit Option选择Draw Rectangle，画出power1v6的room；5）按照room属性来摆放，Place - Quick Place，在Placement Filter里选择Place by room，在下拉列表中选择power1v6，点击Place。
Cadence学习笔记
C a d e n c e学习笔记(总2页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Cadence软件简介：Design Entry CIS（主要用OrCAD Capture CIS）原理图的绘制，PCB Editor PCB布局布线，PCB Librarion 元件封装库制作，PCB Router自动布线工具，PCB SI 和SigXplorer电路完整性信号仿真。
原理图的创建：选中SCHEMATIC文件夹右键选择New Page，或者选中原理图，在Design选项卡下的New Schematic Page;原理图的删除：选中原理图，按住键盘上Del键，或者选中原理图，在Design 选项卡下的Delete;栅格点的设置：Options菜单栏下Preferences选项卡下的Grid Display设置；Options选项中Design Template工程中创建原理图的模板，下一次打开工程时候生效；Schematic Page Properties对当前原理图页面修改有效；Preference中的Enable Intertool Communication是交互式布线的内部通信；在每个原理图子页里也能设计每个原理图子页界面的一些属性Option->Schematc Page Properties和Preferences；Place Pin Array放置Pin组，矩阵管脚的放置；元件原理图的分割创建可以通过右键单击元件库New Part或者New Part From Spreadsheet；选中元件，按住Ctrl拖拽能直接复制元件；元件放置导线后默认娃儿连接的，选中元件后按住Alt可以拖动单独元件；快捷放置元件P；放置网络标号N；放置总线管脚(Bus Entry)E;放置地或电源G或F;快速查询本地元件和网上获取元件原理图Z；放置导线W；按住Ctrl键后可以进行多选，单击选择的元件可以取消已经选择的；Ctrl+I选择滤波器Selection Filter；H左右镜像或翻转，V上下镜像翻转；注：选中元件同样在Edit菜单下都有相应的操作，例Rotate(R)、Mirror(M)的，但对于文本这一类的是无法镜像选择的；放置文本框输入文字时Ctrl+E换行；总线放置Base Name不能以数字结尾；其中F4可以连续放置Bus Entry，总线与导线连接必须要Bus Entry，总线与总线可以梯形连接或者Junction；画任意角度的连线在放置连线前按住shift；Junction接头或交叉点；如果想在交叉点上去除一个Junction，只需要重复添加一个就行，电气上也就失去了连接；或者先按住键盘上的S键，选中Junction然后Del；放置总线时，总线的名字和信号线的标号(Base Name)必须一致，开始和结尾的数字必须与总线的定义一致,并且只能通过Netlab连接；不同页面的电气连接要用off-Page Connecter；按住Alt拖动元件可以实现单个拖动，Cadence中默认的是一起；Cadence在处理电气链接关系时利用的就是Netlab网络标志；Cadence只有默认T型连接有电气属性，出现Junction，而+字形的没有；对原理图元件属性的编辑，在选中所需修改的元件后右键选择Edit Properties可以统一修改属性，快捷键Ctrl+E；选中Piovt可以更改元件属性表格排列方式；元件封装信息的添加：对于单个元件，在原理图中可以在右键编辑元件属性时在PCB Footprint属性栏添加，也可以在元件库中把元件的PCB Footprint添加上，然后通过Replace Cache添加；对于批量元件，选中一组所需要修改的元件，单击右键选择Edit Properties出现批量修改属性表格，选中PCB Footprint属性栏，全选，右键单击Edit出现Edit Property Values对话框，就可以进行对选中元件统一修改，也可以选中某个原理图页面右键选择Edit Object Properties进行元件封装的修改；在选择Browse选项之后可以选择浏览表格的所有元件信息然后使用Edit Properties来更改元件属性，选中第一个，然后按住shift选中最后一个可以全选；使用Find查找，选中所需更改元件也可以更改元件属性，快捷键ctrl+shift+E；在元件属性中可用于元件属性的修改；绘制完原理图后进行在Tools菜单栏下DRC检查，工具栏或者View菜单栏下都有Find选项用于查找特定的Nets、元件、电源或地等，其中Flat Nets能够显示更多详细的信息在原理图中；全局观察网络或元件可以使用比较快捷的一种方法：选中原理图(SCHEMATIC)在Edit菜单栏下选中Browse菜单栏下的选项，可以查找一些元件遗漏编号或其他的吧问题，例如在DRC Markers（DRC标记）可以查看DRC检查后的信息；输出网表Tools菜单栏下Create Netlist；Design Cache文件夹选项，左键单击Design Cache的元件名，其中Replace Cache全局替换元件（可以改变元件库的一种连接关系），会弹出一个替换元件对话框，可以更具自己的需要更改，有Preserve schematic part properties（但是选择这种方式无法替换封装）和Replace schematic part properties分别是保留与更新原理图也面下该元件的属性；Update Cache全局更新元件；右键单击Design Cache文件夹，选择Cleanup Cache全局清除已经不存在的元件历史文件；这对于全局浏览所用的元件非常有效。
Cadence学习笔记
教程实例：DSP最小系统教程内容：1、利用Capture CIS进行原理图设计2、利用Cadence PCB Editor布局布线3、光绘文件（Artwork）制作，生成Gerber文件1mil=0.0254mm一原理图放大I 缩小O图纸右下角标注：Design Template1、创建新工程文件库文件2、参考datasheet在库文件中添加新元件：Place pin（画管脚编辑属性，power型visible）、Place pin array（管脚阵列）全部元件在Spreadsheet表中编辑（全选右键单击edit properties）可以在新建元件时选New Part Creation Spreadsheet通过表格创建多引脚元件常用选项：Option-part properties / package properties画不规则元件：Preference中取消Pointer snap to Grid，随意划线，画完再改回去3、分裂原件：homogeneous（完全相同）、heterogeneous（多个功能模块不同）以NE5532为例Tools-Annotate：给元件编号原理图中多个heterogeneous分裂原件的分组问题：库文件中选中分裂原件，在part properties中新建new property（name如package不可为group，value为组号123等），分裂原件的多个部分都要执行上一操作；打开原理图，双击分裂原件在property editor中将package属性设置为相同则为同一组分裂原件；要给之编号还需在annotate菜单physical packaging栏中将最后一项改为上文中name名大型元件的分割：参考《cadence电路设计案例精析》P184、在工程中添加元件库（自建库、系统库）电容电阻电感变压在discrete库中不知道元件在哪个库可以搜索放置元件place part5、元件的连接：直接连、用网络别名连接（在同一原理图页面中place net alias，名称相同表示电气上连接在一起）引脚悬空（末端连Place no connect）最好不要在放置元件时就把元件连在一起6、总线：功能类似的信号总线连接：Place-Bus 默认直角拐弯按住shift拉任意转方向画总线命名net alias（规则：XX[起始：结束]）拖到总线上连接管脚与总线：place bus entry、按F4连续放置总线入口、信号线（与总线名一致）总线之间的连接：T型交叉有电气连接十字无实际电气连接不同页面之间的连接：place off-page connect 实际上与同一页面连接时net alias相似7、浏览BROWSE-元件parts（容易发现元件编号和大小错误）、网络Nets（双击看某一网络与哪些部分连接）、页面之间进行互联的网络：Browse-off page connectors、电气检查中的错误查看DRC 搜索Find元件parts、网络nets、Netlist修改元件库后更新元件：replace/update cache工程已经不在的元件在cache中删掉cleanup cache8、给元件添加封装信息：双击元件打开Property Editor，在PCB Footprint中标注封装批量修改封装：多选……在元件库中添加封装信息：打开库，选择元件-option-Package Property，回到项目中选中更改封装的元件-replace cache-选择replace schematic part property生成网表：先元件重编号Annotate、再DRC（design rules check）检查、选中dsn文件-Tools-create netlist-PCB Editor生成元件清单BOM，两种：1）Reports-CIS Bill of Materials-standard2）Tools- Bill of Materials9、二PCB高速电路设计流程原则：设计即正确1、工具介绍Allegro PCB Editor用于创建修改设计文件，是主要的设计工具，有两种模式：layout mode和symbol creation mode，进行手工布局布线时，工作在layout mode下，symbol creation mode中可以创建和修改package symbol、mechanical symbol、formal symbol、shape symbol、flash symbol Pad Designer创建及修改焊盘PadstackDBdoctor用于检查设计数据中的错误，Allegro Constraint ManagerAllegro约束管理器，布局布线约束规则的创建、管理、评估、检查Allegro PCB Router自动布线工具，对于有复杂涉及规则的高密度电路板处理能力很强Allegro PCB SI/PI信号/电源完整性仿真工具2、PCB设计流程（理论）：1)规划出所设计电子设备的各项系统的规格，包括系统功能、系统的大小、运作情况以及成本2)做出系统的功能方块图，同时将每个方块之间的关系表示出来3)根据系统的功能方块图将系统分割成数个PCB，可以缩小系统的尺寸，同时可以使系统具有升级与交换零件的能力4)决定各PCB使用的技术以及电路数量，决定板子的大小。
Cadence Allegro学习应用笔记
1第三章 Cadence软件基础 (2)3．1 Cadence软件安装 (2)3．2 OrCAD原理图设计 (2)3．2．1 OrCAD原理图开发环境的启动 (2)3．2．2创建OrCAD原理图库 (3)3．2．3 创建原理图 (4)3．2．4 原理图绘制常用快捷键 (6)3．2．5原理图库中的原件修改后更新到原理图中的方法 (6)3．2．6 标题栏 (7)3．2．7 元件自动编号 (9)3．2．8 多个元件整体属性的修改 (10)3．2．9规则检查及修正 (12)3．2．9网络表的生成 (15)3．3 Allegro PCB设计 (15)3．3．1 PCB封装的制作(以S3C6410的424-FBGA封装为例) (15)3．3．2 0603电阻电容封装的制作 (38)3．3．3 电路板的建立 (43)3．3．4 输入网络表 (51)3．3．5 设置设计规则 (52)3．3．6 手工摆放元件 (52)3．3．7 绘制/修改板框 (55)3．3．8 绘制/修改允许布线区域 (56)3．3．9 绘制/修改允许元件摆放区域 (57)3．3．10 快速摆放剩余元件 (58)3．3．11 多个元件一起移动或旋转 (59)3．3．12 原理图修改更新到PCB图 (60)3．3．13 设置约束 (61)3．3．14 布线 (65)3．3．15显示设置 (68)3．3．16 板上过孔、焊盘的修改 (73)第三章 Cadence软件基础国内Cadence软件的书籍还是很少，而且都是帮助文档的形式，没有具体的实例和逻辑顺序，因此阿南在此尽量详细的记录了当时初学时的笔记，希望有用。
3．1 Cadence软件安装Cadence软件的安装和其它软件安装基本差不多，主要考虑的是License，朋友们可以网上搜索,或者一些PCB论坛都有相关的说明教程。
Cadence软件安装之后，会包括OrCAD原理图设计和Allegro PCB设计等众多工具。
CADENCE学习笔记3
CADENCE学习笔记5绘制PCB使用PCB Editor-Allegro PCB design XL打开程序1创建PCB:File-new-board，后缀为.brd2设置图纸大小及原点setup-Design Parameters（16.3版本需要先改width和height，再改leftX和lower y，需要慢慢调小，否则可能改不了），再栅格点setup-Grid，1mil=0.0254mm，选中grid on；allegro中设置一个以5个5mil的格点所组成的一个25mil的大格点：x和y分别设置为555 55即可。
3建立边框Add→Line（Board Geometry/outline），倒角manufacture-drafting-chamfer（45度角）或者fillet （圆弧）,依次单击边框线即可。
最好先标注尺寸线后再倒角，倒角后标注尺寸线繁琐。
4绘制元器件允许摆放区和允许布线区1)复制板框来实现：edit-Z-Copy后到控制面板option选择package keepin或RouteKeepin-all，Contract表示比板框小，Expand表示比板框大，点一下板框复制完成。
完成后选择package keepin或Route Keepin显示2)分别绘制：Setup-areas-package keepin/route keepin（route keepin/all/unfilled）5绘制禁止布线区Setup-areas-route keepout，可以设置某层或者所有层6放定位孔方法1：Place→Manually，在Advanced Settings将Library和autohide项勾选，再返回placementLIST栏选择定位孔放置到PCB中，有时需要自制定位安装孔,用焊盘制作工具做个焊盘，然后再用allegro做成package symble封装放在关联的路径就可以调用了。
cadence学习笔记2--Cadence原理图项目文件的创建、元件库的创建(持续更新)
Cadence原理图项目文件的创建、元件库的创建、元件的原理图的绘制等等操作一、创建工程文件 (2)1、创建工程： (3)2、元件库的创建 (6)1、放置管脚 (10)2、放置元件的body (13)3、元件属性的编辑 (14)11月3号学习内容：进入原理图设计阶段、一、创建工程文件在做原理图设计之前，进行简单的设置首先点击菜单栏的Options---Design Template（工程中原理图创建的模板）图2.1图2.2这个界面，可以对原理图的属性进行设置，如原理图的大小，原理图的Title Block文件等等属性。
1、创建工程：点击菜单栏中的File---New--Project图2.3创建原理图项目文件然后在弹出的对话框中，输入项目的名称然后对文件进行一些设置新建好的项目由于原理图的背景色默认是白色，时间长了，看起来不舒适，那么可以对原理图的背景颜色进行设置。
如下图所示操作：如果想对原理图右下角的内容进行修改，可以点击菜单栏的Options的Schematic Page Properties单独对某一个原理图的右下角内容进行修改。
可以修改原理图图纸的大小等等具体的操作，需要自己去亲手操作一遍。
2、元件库的创建点击菜单上File--New--Library，生成的库文件是直接存放到C盘的图2.5元件原理图库的创建可以选择库文件点击右键，然后将文件保存到指定目录下。
创建元件两个种方式，如下所示方式1：通过菜单栏创建，如图所示方式2：通过下图所示创建点击确定，输入元件名称然后点击确定。
文件中显示的原件如下图所示:虚框是元件的body画元件原理图的步骤：①查看元件的PDF文档；②查看每个管脚的属性，是输入还是输出、电源管脚等等查看CY2303.PDF文档，画原理图具体的操作：1、放置管脚图2.6点击图示的图标，即可在元件上放置管脚也可以点击Pin array图标,放置组形式的管脚图 2.7点击Pin array图标,放置组形式的管脚编辑管脚的属性，可以左键选中管脚，然后右键点击Edit Properties,然后跳出下图所示窗口。
Cadence初学手记
Cadence初学手记（转）(2013-03-14 22:28:48)转载▼分类：IC设计Cadence初学手记（一）学用Cadence也有一段时间了，但写这Cadence初学手记的想法是来自boyfriend的一句话，他说，我们遇到困难上网搜资料的时候，经常能从很多人的博客里找到答案，我们也可以把自已会的一些问题写到我们的日志里，这样也许别人也能从我们这里得帮助呢，网络嘛，就是一个人人为我我为人人的地方啊。
我想对啊对啊，这话说得多贴心啊。
我从连UNIX都不会进开始一路摸索着走来，我深深知道初学者要经历的苦闷和彷徨。
虽然现在依然很菜鸟，但总算有了一点小小的心得和体会，如果有一天，你搜索到我的页面，如果我这粗浅的学习手记能对你有一点点的启发，那请你笑一笑，我会奖励自已吃一颗巧克力！（一）如何进入Cadence（1）进入UNIX系统后，点击右键，在弹出菜单中点选tools--terminal,在terminal提示符后键入icfb,启动Cadence.如果在icfb后加＆则那个terminal 窗口还能干别的，要是不加就什么都不能干了，而且关掉terminal Cadence也会关闭（不知道专业一点该怎么表达，只能这么直白地说了，呵呵）（2）在主窗口CIW里，点file--new--libarary,新建一个库，然后可以在库里新建cellview.view name有schematic(原理图)layout(版图)symbol(符号)等，根据需要选择（3）如果要画版图，一定要选compile a new tech file 或attach to an existing tech file,如果选第一项，则在弹出窗口里输入要compile的tf文件的路径，如果选第二项，则选择一个已经存在的库，你新建的库就会attach到那个库，就是说两个库用一个工艺文件（4）将一个已有的库包含进来用libarary path manager,在tools菜单里，启动后，左边输入库名，右边输入库路径，再点file--save,就可以了，库路径信息保存在cds.lib文件中今天先写最简单的，明天介绍怎么画电路图！Cadence初学手记（二）（一）建好库后，新建cellview时选schematic,进入原理图编辑窗口，然后就可以画电路图了，和其它画电路图的软件如protel大体上都是差不多的，都是加入原件后扯线就行了(二)发几个常用快捷键，用Cadence时，一定要熟练使用快捷键，可以给你的工作提供很大便利i——添加元件；（我一般都用sample库的mos管，二极管等，basic库的VDD，GND）p--加输入输出引脚[——缩小两倍；]——扩大两倍；w——连线（细线）；f——全图显示；q——查看元件属性。
cadence学习笔记
关键字：1.快捷键2.注意基本了解了一下界面最左面的原理图管理器的基本设置；学会两个快捷键：放大I 缩小O；上下滚动pageup、pagedown；鼠标滚动左右滚动ctrl+ pageup、pagedown；ctrl+鼠标滚动刷新F5今天了解了cadence原理图页面的基本设置：页面大小、title是否显示，网格大小显示的基本设置！这都是在options选项中设置！今天学会了自己画简单元件（只需要一部分就能画出的元器件），了解其常见设置；画一个AT90S8535为例！1、练习了显示隐藏引脚（pin）的设置（Options-part propreties选项中设置，ture表示显示，falth表示隐藏）；2、练习对引脚的批量属性改变！选中十字光标右键，eide proprepries…出现下图，一一修改；画原件应注意，body部分应该放在虚线框中；注意：liberiy中用到的快捷键：H,V,RAT90S8535：今天了解了分立元件的画法和理念，例如74系列的一类芯片！芯片中分几路功能相同（这种采用homogeneous（同址形式），另外一形式为heterogeneous）；在new part 对话框中；设置项parts per Pkg表示元件需要分几部分画！注意：heterogeneous与homogeneous的区别：1.homogeneous是元件的每部分电气属性、结果相同；画一部分，自动生成下一部分！只需自己改下pin的number！heterogeneous不然，表示每一部分的电气属性、结果都不一样，每部分都需自己画！快捷键：ctrl+N 自动切换到下部分！Ctrl+B 自动切换到上面部分！哎！令人蛋腾+乳酸的大学，好不容易休息了一个双休，一切的一切都是拜自考占用学校所赐！何得何能啊？今天初涉原理图设计，也就是添加库文件，放置元器件（快捷键P），元器件连接方式：连接导线（w）、总线连接（b）、网络标号连接（n）等形式，自动命名（tools-annotate）注意：1. 连接导线时改变走线方向时按键shift；2.当某元器件的端口悬空时，需放置place no connect（快捷键X），表示引脚悬空电气检查时不报错！3.尽量不要使两元器件的端口直接连接，这样后期布板，电气检查，容易出错，而是用线直接连上；4.常用的库文件，也就是电阻电容之内的在discrete库中；5.放过的器件都在Design Cache中记录。
Cadence笔记
Snap to grid在菜单栏就有的，zoom to all快速定位整张页面，homogeneous 类型是一样的，管脚摆放位置是一样的，只是名称和序号不一样。
Heterogeneous类型不一样，相当于重新画一个，View---package，查看各部分器件。
在原理图编辑页中按Z键，可以进入系统库和网络库。
Cadence根据不同的窗口显示不同的菜单，原理图和PCB交互。
原理图页模板设置只在下一次新建页是生效。
Search for part，在整个库里查找元件，双击选中该器件并把该库添加进去现有的库里面。
可以通过添加别的库来进行器件的剪切、复制从而达到器件库的复用。
十字连接点删除，再放一次，或者按住S键点击连接点，按Delete。
放置总线B，入口E，网络标号N[0..7][0:7]，入口和总线都要连接。
鼠标右键框选出一个范围进行放大，CTRL+I可以对选择进行滤波器操作，选择器件后，R为旋转，H、V为镜像。
元件属性编辑：选中要编辑的器件，CTRL+E，可以通过拖动的方式进行相同值的编辑，这对相同参数的器件编辑很有效。
可以通过选择原理图页或.DSN，然后点击Edit+ browser+所要查看的属性，可以很方便查看各属性和编辑。
也可以通过搜索窗口进行同类搜索如R*，然后可以在结果窗口进行多选和叠选，或者双击器件会跳到原理图并高亮起来，CTRL+SHIFT+E进入编辑窗口。
Design cache，replace cache，update cache。
原理图完成后，放置文本T，ctrl+ enter 进行换行，复位元件编号.DSN，然后tool+ annotate+ reset，重新编号tool+ annotate+ action第一项。
DRC检查选项默认就可以了，初次导出网表的时候，默认选项就可以了生成BOM表，选中.DSN，然后shift+ s，选择要输出的属性，然后选择以Excel 文件输出，打印之前可以在颜色选择框里选择是否打印哪些信息，CTRL+P，然后默认就行了网络编号用于同一页端口的连接，分页编号用于不同页之间端口的连接层次原理图设计，hierarchical，schematic view，添加PORT，添加Wire，双击框块进入原理图绘制。
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program-dir = /home/dracula ;directiory include dracula program
mode = exec now ;execution mode
keepdata = inquery;smart;yes
delcel = tmp ;cell delete
1、在一个包含工艺文件的库里新建cell,cellview选layout
2、常用快捷键
r:画矩形(retangel)
k:创建尺子
shift+k:清除所有尺子
m:移动(move)
c:复制(copy)
s:伸拉(strech)
shift+m:两图形融合(merge)
shift+c:切图形（chop）
u:取消上一次操作（undo）
shift+u:重复上一次操作(redo)
q:属性
l:标签（label）
另：键入上述命令后按F3，可以出现高级选项对话框
3、了解了快捷键，我们现在开始画版图啦!首先，在左边的LSW窗口点击你所需要的层次，比如先选oxide（或active）,再按r，拖动鼠标，画出一个矩形，再按k，标定好尺寸，再按s，拖动矩形边调整到合适大小，这样有源区就画好了，同样方法再选poly层画栅，metal1画金属线，cont层画接触孔，一个最简单的mos管就画成了
3.将改好的DRC文件和GDS文件放在同一目录下，并在此终端下键入PDRACULA,在提示符后输入":/g cellname.db"，程序开始运行，生成等可执行文件，程序运行完后输入“:/f”推出程序
4. 输入,系统开始进行DRC验证，生成一堆文件，这些文件怎么看我还不太明白，等我慢慢研究，以后汇报啦
ห้องสมุดไป่ตู้
pplus = 2
cont = 5
... ...
mt1 = 6 text 6 attach mt1 texttype 2
substrate = bulk 99
connect-layer = poly mt1 mt2
temporary-layer = ngate pgate aplug
一、主体说明部分
给个例子
*description
primary = top1017 ;primary cell name
indisk = ../db/top.db ;input file name
outdisk = out.dat ;output file name
（2）关于各层显示：各个层次的显示由.drf文件定义,可以在LSW窗口中，点file--display resourse进行修改，边框，条纹，颜色等等都可以修改，一切按自已习惯来，也可以在出现的对话框中，可以点file--load来载入已经存在的.drf文件。修改后的显示信息也可以保存，以便下次直接调用
X--检查并存盘
S--存盘
（三）可以把画好的电路图封装成symbol,以后就可以调用自已的原件了。方法是点design--creat cellview--from cellview,再点OK就好了
Cadence初学手记(三)：画版图
printfile = prt ;output log file
resolution = 0.005 mic ;minium layout increment
scale = 0.001 mic ;tap equivalent
listerror = yes ;enable output log file
Cadence初学手记(四)：电路的Hspice仿真
1、将电路导成网表：将画好的电路图check and save后，在CIW窗口里，点file--stream out--CDL,在弹出窗口里点browser,选定要导出的电路图，设置好路径（路径如果不填就在启动Cadencer的目录下）和导出文件名（默认为netlist），点OK
.tran 1u 300u *每1u分析一点，总共分析300u*
.end
4、在保存网表的路径下，打开终端，键入hspice netlist(或你的网表名)，程序开始运行，等运行结后，键入awaves netlist.tr0,就可以看波形啦，想看哪个波形，在result browser里一双击就可以了
text-level = 1 ;consider text in nth level
system = gds2 ;database format
*end
黄色的字是一般是要自已改的
二、图层说明部分，就是定义版图中所用的层，如：
*input-layer
pwell = 1
2、找到你刚刚生成的网表，对其进行编辑，我一般是先把GLOBAL VDD GND那一行前面的星号去掉，因为星号是代表注释掉某一行语句，而我们需要VDD GND做为全局变量。然后再把最下面main circuit那一块里的subckt前加上星号，subckt意思是定义子电路，在main circuit里无需定义子电路。
（一）如何进入Cadence
（1）进入UNIX系统后，点击右键，在弹出菜单中点选tools--terminal,在terminal提示符后键入icfb,启动Cadence.如果在icfb后加＆则那个terminal窗口还能干别的，要是不加就什么都不能干了，而且关掉terminal Cadence也会关闭（不知道专业一点该怎么表达，只能这么直白地说了，呵呵）
（一）建好库后，新建cellview时选schematic,进入原理图编辑窗口，然后就可以画电路图了，和其它画电路图的软件如protel大体上都是差不多的，都是加入原件后扯线就行了
(二)发几个常用快捷键，用Cadence时，一定要熟练使用快捷键，可以给你的工作提供很大便利
i——添加元件；（我一般都用sample库的mos管，二极管等，basic库的VDD，GND）
p--加输入输出引脚
[——缩小两倍；
]——扩大两倍；
w——连线（细线）；
f——全图显示；
q——查看元件属性。
u--撤消上一次操作
U--重做上一次操作
c--复制
m--移动
（在选复制移动后，点F3键，可出现设置对话框，可以设置复制几行几列，ratote(旋转)sideway(左右镜像翻转)updown(上下镜像翻转)）
补充：今天新学到一点知识，就是在打label的时候，一定要把label包含到所要标记的线条里，否则后期DRC的时候就系统就认不出来啦，我可是吃过这方面的亏，今天总算知道啦，多谢清华的一位仁兄了。
还有，在绘制版图的时候，如果层次很多，有些层又暂时用不着，可以将其屏蔽,通过LSW上的AV（all visible）NV(none visible) AS(all selectable) NS(none selectable)来实现，这样画面就清爽多啦
主体说明部分(description block),用来设定输入/出database信息，运行的模式等相关信息；
图层说明部分(input layer block),用来说明所要操作的图层，文字等信息；
主体操作部分(operation block),这是command file的操作运算部分
Cadence学习手记（五）：版图的DRACULA验证
1.将版图导成GDS文件:在CIW窗口中点file--stream out，在弹出的对话框中点browser选定你要导的版图，设置好输出文件名，路径等等点OK
2.对DRC文件进行修改:在INDISK后，写入你的GDS文件路径及文件名，OUTDISK后设置你的输出文件名，PRIMARY后写你的cellname,workdir后写你的DRACUAL程序路径，改好后保存
Cadence初学手记（六）：关于command file
今天粘点别人的东西，我也不是很精通，只好照抄啦。
我们常把dracula的脚本语言叫做command file,command file结构大致分为三大块即：
*end
4、关于版图的层次
(1)版图的层次由工艺文件定义，也可以自已添加或删除，在CIW窗口中，点technology file--edit layers,出现对话框，有add,edit,delete等选项，点add新加层次时，要注意display resourse一定要和其它层选的不一样，否则这两个层显示的条纹色彩就一模一样。还有stream data type number,stream layer number等，与将来导出GDS文件有关，具体什么含义我也没弄太清楚。修改结束后会提醒你工艺文件已修改，是否保存
3、去掉最后的end cellname,加激励：下面是我经常用的激励（有点白，但很好用噢）
v0 VDD GND 6 *定义电源和地之间的电压 6V*
v1 IN1 0 pulse(0 5 5u 1n 1n 5u 10u) *输入信号1 脉冲 低电平0V 高电平5V 延迟5u 上升时间1n 下降时间1n 正半周时间5u 周期10u*
Cadence初学手记（一）
学用Cadence也有一段时间了，但写这Cadence初学手记的想法是来自boyfriend的一句话，他说，我们遇到困难上网搜资料的时候，经常能从很多人的博客里找到答案，我们也可以把自已会的一些问题写到我们的日志里，这样也许别人也能从我们这里得帮助呢，网络嘛，就是一个人人为我我为人人的地方啊。我想对啊对啊，这话说得多贴心啊。我从连UNIX都不会进开始一路摸索着走来，我深深知道初学者要经历的苦闷和彷徨。虽然现在依然很菜鸟，但总算有了一点小小的心得和体会，如果有一天，你搜索到我的页面，如果我这粗浅的学习手记能对你有一点点的启发，那请你笑一笑，我会奖励自已吃一颗巧克力！