带异步清零和计数使能的4位二进制减法计数器

实验二带异步清零和计数使能的4位二进制减法计数器

一、实验内容

用VHDL语言设计并实现一个带异步清零和计数使能的4位二进制减法计数

器。

二、程序

设计的程序如下所示：

LIBRARY ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

ENTITY test IS

PORT(clk : in std_logic;

clr : in std_logic;

enable : in std_logic;

cnt : out std_logic_vector(3 downto 0)); End test;

ARCHITECTURE arch OF test IS

signal dout : std_logic_vector(3 downto 0);

begin

P1 : process(clk,clr)

begin

if clr='0' then

dout <= "0000";

elsif clk'event and clk='1' then

if enable='1' then

dout <= dout-1;

elsif enable='0' then

dout <= dout;

end if;

end if;

end process P1;

P2 : process(dout)

begin

cnt <= dout;

end process P2;

end arch;

三、仿真结果

仿真结果如图1：

图2