50%占空比三分频器的设计方法

50％占空比三分频器的设计方法（原创）浏览次数：1037 添加时间：2006-04-17 20:47:01本文主要介绍了50%占空比三分频器的三种设计方法，并给出了图形设计、VHDL设计、编译结果和仿真结果。

设计中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2软件平台上进行。

方法一：时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。

图1：图形设计VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fen3 isport(clkin : in std_logic; --时钟输入qout1 : buffer std_logic;qout2 : buffer std_logic;qout3 : buffer std_logic;clkout : out std_logic --占空比为1/2的三分频输出);end fen3;architecture behave of fen3 isbeginqout3<=qout1 nor qout2;process(clkin)beginif clkin'event and clkin='1' then --在上升沿触发qout1<=qout3;end if;end process;process(clkin)beginif clkin'event and clkin='0' then --在下降沿触发qout2<=qout3;end if;end process;process(qout3)variable tem:std_logic;beginif qout3'event and qout3='1' then --二分频tem:=not tem;end if;clkout<=tem;end process;end behave;图2：编译结果图3：仿真结果方法二：设计两个占空比为1/3的三分频器，分别在时钟输入端的上升沿和下降沿触发，然后两个分频器的输出接一个或门，得到占空比为50%的三分频波形。

图4：图形设计VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fen3 isport(clkin : in std_logic; --时钟输入qout1 : buffer std_logic;qout2 : buffer std_logic;clkout : out std_logic --占空比为1/2的三分频输出);end fen3;architecture behave of fen3 isbeginclkout<=qout1 or qout2;process(clkin) --占空比为1/3的三分频variable cnt:integer range 0 to 2;beginif clkin'event and clkin='1' then --在上升沿触发if cnt=2 thencnt:=0;qout1<='1';elsecnt:=cnt+1;qout1<='0';end if;end if;end process;process(clkin)variable cnt:integer range 0 to 2; --占空比为1/3的三分频 beginif clkin'event and clkin='0' then --在下降沿触发if cnt=2 thencnt:=0;qout2<='1';elsecnt:=cnt+1;qout2<='0';end if;end if;end process;end behave;图5：编译结果图6：仿真结果方法三：设计一个占空比为50%的四分频器，四分频器的时钟输入端是由四分频器的输出端和时钟输入相异或后驱动的，四分频器的时钟输出端就是占空比为50%的三分频波形输出。

图7：图形设计VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fen3 isport(clkin : in std_logic; --时钟输入qout1 : buffer std_logic;clkout : out std_logic --占空比为1/2的三分频输出);end fen3;architecture behave of fen3 isconstant counter_len:integer:=3; --设置计数器的模signal clk_tem:std_logic;beginqout1<=clkin xor clk_tem; --反馈process(qout1) --四分频variable cnt:integer range 0 to counter_len; beginif qout1'event and qout1='1' then --在上升沿触发if cnt=counter_len thencnt:=0;elsecnt:=cnt+1;end if;if cnt<=1 thenclk_tem<='0';clkout<='0';elseclk_tem<='1';clkout<='1';end if;end if;end process;end behave;图8：编译结果图9：仿真结果以上介绍了三种设计50%占空比三分频器的方法，由以上看出，第三种设计方法，程序最简洁，占用宏单元最少，而且可以举一反三，很容易设计出其他奇数分频占空比为50%的分频器。

（作者：徐刚）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY Odd_Fren isport(Clk : in std_logic;O : out std_logic);end Odd_Fren;architecture bev of Odd_Fren issignal O_r,O_d : std_logic_vector(1 downto 0) := "00"; signal O_ro,O_do,O_x : std_logic := '0';signal O_t : std_logic := '0';beginP1 : PROCESS(Clk,O_r)beginif(Clk'event and Clk='1') thencase O_r iswhen "01" => O_ro <= '1';O_r <= O_r + 1;when "10" => O_ro <= '0';O_r <= "00";when others => O_r <= O_r + 1;O_ro <= '0';end case;end if;end PROCESS;P2 : PROCESS(Clk,O_d)beginif(Clk'event and Clk='0') thencase O_d iswhen "01" => O_do <= '1';O_d <= O_d + 1;when "10" => O_d <= "00";O_do <= '1';when others => O_d <= O_d + 1;O_do <= '0';end case;end if;end PROCESS;O_x <= O_ro xor O_do;P3 : PROCESS(O_x)beginif(O_x'event and O_x='1') thenO_t <= not O_t;O <= O_t;end if;end PROCESS;end bev;-----------------------------------------------------------------------------------------------library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY tst_Odd_Fren is end;architecture test of tst_Odd_Fren isCOMPONENT Odd_Fren isport(Clk : in std_logic;O : out std_logic);end COMPONENT;signal Clk : std_logic;signal O : std_logic;beginU0 : Odd_Fren port map(Clk,O);PROCESSbeginClk <= '0';wait for 50 ns;Clk <= '1';wait for 50 ns;end PROCESS;end test;。