第4章 应用VHDL语言方法设计八位二进制加法器 《EDA技术》PPT 教学课件
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§4.3 相关技术基本知识与基本技能
一、 Quartus II的VHDL输入法
Quartus II 的常用输入法有原理图输入法和 HDL 输入法。 HDL 输入法又有AHDL, VHDL和Verilog HDL三种语言，本书 主要介绍VHDL语言。下面以全加器设计为例介绍 Quartus II 的 VHDL文件的输入编辑和编译仿真方法。
五、检查
对所设计的八位二进制加法器的各个底层模块和顶层模块进行编译 仿真，以验证所设计电路否符合设计的要求。
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§4.2 完成工作任务的引导
六、评估
应用第一种方案设计八位二进制加法器在编译后，可以看到它的 延时情况，如图4-1所示。
第一种设计方案占用资源的情况如图4-2所示。 应用第一种方案设计八位二进制加法器在编译后，可以看到它的 延时情况，如图4-3所示。 第一种设计方案占用资源的情况如图4-4所示。 所以，无论从输出信号对输入信号的延迟时间或占用资源的情况 来看，第一种方案性能都好一些。
a,b : in std_ogic； ---加数及被加数
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§4.3 相关技术基础知识与基本技能
s : out std_ logic；---本位和 cout : out std_logic ---向高位的进位 )； End； architecture one of fulladd is signal crlt: std_logic_vector(1 downto 0); begin crlt>=('0'&a)+('0'&b)+cin; s>=crlt(0); cout>=crlt(1); end；
2.仿真VHDL文件 执行File=>New，如图4-18所示，选择Other Files中的 Vector Waveform File ，然后确定。
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§4.3 相关技术基础知识与基本技能
对于弹出的选择其他EDA工具的对话框，由于我们使用 Quartus且的集成环境进行开发，因此不需做任何改动。单击Next 按钮进入如图4-11所示工程的信息总概对话框。
在图4-11中单击Finish按钮就建立了一个空的工程项目。 2.建立VHDL文件
单击Family下拉框，根据需要选择器件的系列，比如Cyclone系 列FPGA 。然后在“Available devices:”中选择需要的器件的型 号，比如“EP1C3T144C8”，注意在Show in 'Available devices' list一栏中选上“Show Advanced Devices”以显 示所有的器件型号。单击Next按钮，出现如图4-10所示的对话框。
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§4.3 相关技术基础知识与基本技能
(二)编译仿真VHDL文件 1.编译VHDL文件 执行Processing=>Start Compilation命令，如图4-16所示，
进行编译。 若通过，则弹出如图4-17所示对话框。 若不通过，先双击第一个错误提示，可使鼠标出现在第一个错误处
附近，检查纠正，第一个错误后保存再编译，如果还有错误，重复以 上操作，直至最后通过。
(一)输人编辑VHDL文件 1.建立工程项目 打开 Quartus II 软件，执行File => New Project Wizard 命令，建立工程，如图4-5所示。 执行该命令后，在所弹出的图4-6界面中单击Next按钮。
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§4.3 相关技术基础知识与基本技能
然后，在弹出的指定工程名称对话框中，填写第一、第一和第二个 文本框的内容，如图4-7所示，其中第一、第一和第二个文本框分别 是工程项目口录、工程项目和工程项目顶层设计实体的名称。 单击Next按钮，出现如图4-8所示的添加工程文件对话框。 这单没有文件击添加，单击Next按钮进行下一步，选择FP GA器件 的型号，如图4-9所示。
第4章 应用VHDL语言方法设计 八位二进制加法器
【要求】
应用VHDL语言设计八位二进制加法器
【知识点】
•
应用VHDL语言设计八位二进制加法器
•
掌握VHDL语言输入法
•
掌握VHDL语言层次化设计方法
【重点和难点】
应用VHDL语言设计八位二进制加法器
下一页
第4章 应用VHDL语言方法设计 八位二进制加法器
§4.1 工作任务的陈述与背景 §4.2 完成工作任务的引导 §4.3 相关技术基本知识与基本技能 §4.3 本章小结
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§4.1 工作任务的陈述与背景
一、任务的陈述
用VHDL语言设计出一个八位二进制加法器，并通过编译及时序 仿真，检查设计结果。
二、任务的背景
加法器是常见的基本逻辑模块，它可作为一些数字系统的运算模 块，还可作为许多算法，比如乘法、减法、除法或FFT运算的组成部 分。第3章己经引导大家运用原理图输入法设计八位二进制加法器， 本章再引导大家运用VHDL语言输入法设计八位二进制加法器。
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§4.2 完成工作任务的引导
第三种方案在设计上不是很简单，但性能好，在加法器的位数比 较大时应采用此法。可在学习第5章时再做练习。
四、百度文库施
在应用第一种方案设计时，请参考下一节例4.1或例4.2。先设计 底层模块全加器，再在顶层文件中调用全加器元件，构成八位二进制 加法器。在应用第一种方案设计时，请参考下一节例4.3。
将“Add file to current project”选项选上，使该文件 添加到刚建立工程中去，如图4-14所示。 3.编辑VHDL文件
在VHDL编辑器下输入编辑下面源代码，并保存，如图4-15 所示。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_ signed.all; entity fulladd is port( cin : in std_ logic；----来自低位的进位
如图4-12所示，执行File=>New命令，弹出如图4-13所示的 新建文件对话框。
在新建文件对话框中选择“VHDL File”，单击OK按钮即建立一 个空的文件。执行File=>SaVe as命令，把它另存为文件名是 fulladd 的 VHDL文件，文件后缀为.vhd。
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§4.3 相关技术基础知识与基本技能
§4.3 相关技术基本知识与基本技能
一、 Quartus II的VHDL输入法
Quartus II 的常用输入法有原理图输入法和 HDL 输入法。 HDL 输入法又有AHDL, VHDL和Verilog HDL三种语言，本书 主要介绍VHDL语言。下面以全加器设计为例介绍 Quartus II 的 VHDL文件的输入编辑和编译仿真方法。
五、检查
对所设计的八位二进制加法器的各个底层模块和顶层模块进行编译 仿真，以验证所设计电路否符合设计的要求。
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§4.2 完成工作任务的引导
六、评估
应用第一种方案设计八位二进制加法器在编译后，可以看到它的 延时情况，如图4-1所示。
第一种设计方案占用资源的情况如图4-2所示。 应用第一种方案设计八位二进制加法器在编译后，可以看到它的 延时情况，如图4-3所示。 第一种设计方案占用资源的情况如图4-4所示。 所以，无论从输出信号对输入信号的延迟时间或占用资源的情况 来看，第一种方案性能都好一些。
a,b : in std_ogic； ---加数及被加数
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§4.3 相关技术基础知识与基本技能
s : out std_ logic；---本位和 cout : out std_logic ---向高位的进位 )； End； architecture one of fulladd is signal crlt: std_logic_vector(1 downto 0); begin crlt>=('0'&a)+('0'&b)+cin; s>=crlt(0); cout>=crlt(1); end；
2.仿真VHDL文件 执行File=>New，如图4-18所示，选择Other Files中的 Vector Waveform File ，然后确定。
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§4.3 相关技术基础知识与基本技能
对于弹出的选择其他EDA工具的对话框，由于我们使用 Quartus且的集成环境进行开发，因此不需做任何改动。单击Next 按钮进入如图4-11所示工程的信息总概对话框。
在图4-11中单击Finish按钮就建立了一个空的工程项目。 2.建立VHDL文件
单击Family下拉框，根据需要选择器件的系列，比如Cyclone系 列FPGA 。然后在“Available devices:”中选择需要的器件的型 号，比如“EP1C3T144C8”，注意在Show in 'Available devices' list一栏中选上“Show Advanced Devices”以显 示所有的器件型号。单击Next按钮，出现如图4-10所示的对话框。
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(二)编译仿真VHDL文件 1.编译VHDL文件 执行Processing=>Start Compilation命令，如图4-16所示，
进行编译。 若通过，则弹出如图4-17所示对话框。 若不通过，先双击第一个错误提示，可使鼠标出现在第一个错误处
附近，检查纠正，第一个错误后保存再编译，如果还有错误，重复以 上操作，直至最后通过。
(一)输人编辑VHDL文件 1.建立工程项目 打开 Quartus II 软件，执行File => New Project Wizard 命令，建立工程，如图4-5所示。 执行该命令后，在所弹出的图4-6界面中单击Next按钮。
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§4.3 相关技术基础知识与基本技能
然后，在弹出的指定工程名称对话框中，填写第一、第一和第二个 文本框的内容，如图4-7所示，其中第一、第一和第二个文本框分别 是工程项目口录、工程项目和工程项目顶层设计实体的名称。 单击Next按钮，出现如图4-8所示的添加工程文件对话框。 这单没有文件击添加，单击Next按钮进行下一步，选择FP GA器件 的型号，如图4-9所示。
第4章 应用VHDL语言方法设计 八位二进制加法器
【要求】
应用VHDL语言设计八位二进制加法器
【知识点】
•
应用VHDL语言设计八位二进制加法器
•
掌握VHDL语言输入法
•
掌握VHDL语言层次化设计方法
【重点和难点】
应用VHDL语言设计八位二进制加法器
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§4.1 工作任务的陈述与背景 §4.2 完成工作任务的引导 §4.3 相关技术基本知识与基本技能 §4.3 本章小结
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§4.1 工作任务的陈述与背景
一、任务的陈述
用VHDL语言设计出一个八位二进制加法器，并通过编译及时序 仿真，检查设计结果。
二、任务的背景
加法器是常见的基本逻辑模块，它可作为一些数字系统的运算模 块，还可作为许多算法，比如乘法、减法、除法或FFT运算的组成部 分。第3章己经引导大家运用原理图输入法设计八位二进制加法器， 本章再引导大家运用VHDL语言输入法设计八位二进制加法器。
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§4.2 完成工作任务的引导
第三种方案在设计上不是很简单，但性能好，在加法器的位数比 较大时应采用此法。可在学习第5章时再做练习。
四、百度文库施
在应用第一种方案设计时，请参考下一节例4.1或例4.2。先设计 底层模块全加器，再在顶层文件中调用全加器元件，构成八位二进制 加法器。在应用第一种方案设计时，请参考下一节例4.3。
将“Add file to current project”选项选上，使该文件 添加到刚建立工程中去，如图4-14所示。 3.编辑VHDL文件
在VHDL编辑器下输入编辑下面源代码，并保存，如图4-15 所示。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_ signed.all; entity fulladd is port( cin : in std_ logic；----来自低位的进位
如图4-12所示，执行File=>New命令，弹出如图4-13所示的 新建文件对话框。
在新建文件对话框中选择“VHDL File”，单击OK按钮即建立一 个空的文件。执行File=>SaVe as命令，把它另存为文件名是 fulladd 的 VHDL文件，文件后缀为.vhd。
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