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Verilog 有限状态机设计 ppt课件
EDA技术与应用
第八章 有限状态机设计
Verilog 有限状态机设计
MOORE状态机 MEALY状态机 有限状态机的几种描述方式 有限状态机的状态编码
8.1 有限状态机
构成
组合逻辑 状态译码、产生输出 时序逻辑 存储状态
分类
Moore 输出是现态的函数 Mealy 输出是现态和输入的函数
always @(state) /*该过程产生输出逻辑*/
begin case(state) S3: z=1'b1; default:z=1'b0;
endcase end endmodule
“101”序列检测器（单过程描述）
module fsm4_seq101(clk,clr,x,z); input clk,clr,x; output reg z; reg[1:0] state; parameter S0=2'b00, S1=2'b01, S2=2'b11, S3=2'b10;/*状态编码，采用格雷（Gray）编码方 式*/
parameter S0=2'b00,S1=2'b01,S2=2'b11,S3=2'b10;
/*状态编码，采用格雷（Gray）编码方式*/
always @(posedge clk or posedge clr) /*该过程定义当前状态*/
begin
if(clr) state<=S0; //异步复位，s0为起始状态
（1）用三个过程描述：即现态（CS）、次态（NS）、 输出逻辑（OL）各用一个always过程描述。
（2）双过程描述（CS+NS、OL双过程描述）：使用两 个always过程来描述有限状态机，一个过程描述现态和次 态时序逻辑（CS+NS）；另一个过程描述输出逻辑（OL）。
第八章 有限状态机设计
Verilog 有限状态机设计
MOORE状态机 MEALY状态机 有限状态机的几种描述方式 有限状态机的状态编码
8.1 有限状态机
构成
组合逻辑 状态译码、产生输出 时序逻辑 存储状态
分类
Moore 输出是现态的函数 Mealy 输出是现态和输入的函数
always @(state) /*该过程产生输出逻辑*/
begin case(state) S3: z=1'b1; default:z=1'b0;
endcase end endmodule
“101”序列检测器（单过程描述）
module fsm4_seq101(clk,clr,x,z); input clk,clr,x; output reg z; reg[1:0] state; parameter S0=2'b00, S1=2'b01, S2=2'b11, S3=2'b10;/*状态编码，采用格雷（Gray）编码方 式*/
parameter S0=2'b00,S1=2'b01,S2=2'b11,S3=2'b10;
/*状态编码，采用格雷（Gray）编码方式*/
always @(posedge clk or posedge clr) /*该过程定义当前状态*/
begin
if(clr) state<=S0; //异步复位，s0为起始状态
（1）用三个过程描述：即现态（CS）、次态（NS）、 输出逻辑（OL）各用一个always过程描述。
（2）双过程描述（CS+NS、OL双过程描述）：使用两 个always过程来描述有限状态机，一个过程描述现态和次 态时序逻辑（CS+NS）；另一个过程描述输出逻辑（OL）。
状态机图（精品）
状态机图1.概述状态机图（State Machine Diagram）是用来显示状态机的图，包括简单状态、转换和嵌套的复合状态等，一个典型的状态机图如图1所示：图1. 状态机图2.基本表示符号状态机图的基本元素包括：状态、转移、事件、伪状态和复合状态。
2.1状态（State）状态是对象生命周期中的一个条件或形态。
状态由对象的属性值、与其他对象的关系以及正在执行的活动来确定。
在UML中，状态用圆角矩形和状态名表示，初始状态用实心圆表示，终止状态用牛眼表示，如图2所示：图2. 状态状态可以有一个或多个分栏，这些分栏是可选的，包括名称分栏、嵌套区域、内部转换分栏等，如图3所示：图3. 带分栏的状态状态也可用圆角矩形上带有状态名称标签的方框表示，如图4所示：图4. 带有名称标签符号的状态2.2转移（Transaction）转移表示状态之间可能的路径，可以表示外部转换（用箭头表示），也可以表示内部转换（嵌套在状态内部）。
如图5所示：图5. 转移2.3事件（Event）事件是对，在特定时间和空间上，所发生的有意义的事情。
在状态机中，事件触发转移，事件或者显示在转换之上，或显示在状态以内。
共有四种类型的事件：信号事件、调用事件、时间事件、改变事件。
信号用于对象间异步传递的信息包，它没有任何操作，只有自身携带的信息。
信号事件是通过信号来触发的事件，在UML中，信号如图6所示：图6. 信号调用事件是请求在类语境的实例上调用特定的操作，在UML中，调用事件如图7所示：图7. 调用事件时间事件用关键字after表示，说明事件被触发的临界时间。
改变事件用关键字when表示，说明将事件改变所满足的条件。
如图8所示：图8. 时间事件和改变事件2.4伪状态（Pseudo State）伪状态指在一个状态机中具有状态的形式，同时具有特殊行为的顶点。
它是一个瞬时状态，用于构造转换的细节。
当伪状态处于活动时，状态机还没有完成从运行到完成的步骤，也不会处理事件。
状态机图PPT
新状态
开始
பைடு நூலகம்
结束
转换
状态机的各种元素
初始状态
最终状态
开始
结束
关闭 首页面
entry/ 播放音乐()
<<类型>>
事件( 参数 )[ 监护条件 ] / 动作
入口动作
事件、动作、参数、警戒（监护条件）
状态
嵌套状态
转换
NewState2
NewState 4
NewState 3
NewState 5
NewState 6
状态图的概念和内容
• 状态图是UML中对系统动态方面建模的图之一。 • 状态图是一种特殊种类的图形，它拥有所有其他图一样的
公共特性，即名称和投影在一个模型上的图形。状态图和 其他图的区别在于它的内容。状态图通常包括如下内容： （1）状态（2）转换 • 在UML中，图形上每一个状态图都有一个初始状态（实心 圆），用来表示状态机的开始还有一个终止状态（半实心 圆），用来表示状态机的终止，其他的状态用一个圆角的 矩形表示
• 工作任务：完成系统状态建模 交付的工作产品：系统状态图
6.1状态机（State Machine）
• 状态机用于对具有事件驱动的特性的动态行为建模。 • 状态机是展现状态与状态转换的图。 • 状态机由状态组成，各状态由转移链接在一起。状态时对
象执行某项活动或等待某个事件时的条件。转移时两个状 态之间的关系，它由某个事件触发，然后执行特定的操作 或者评估，并导致特定结束状态。
状态机图
State Machine Diagram
需求阶段工作任务回顾
• 在需求分析阶段中，我们进行了用户访谈、领域分析，需求分析，需 求规格说明，以及需求评审交付了以下工作产品：
《状态机程序设计》课件
02
状态机的实现方式
状态机的编程语言实现
编程语言选择
根据应用场景和需求，选择适合的编 程语言来实现状态机。常见的编程语 言如C、C、Java等都可以用来实现 状态机。
编程语言实现方法
使用条件语句（如if-else语句）或 switch语句来描述状态转移逻辑。可 以使用枚举类型或常量来定义状态， 使用变量来存储当前状态。
状态机的图形化工具实现
图形化工具介绍
使用图形化工具可以方便地设计状态 机，减少编程的工作量。常见的图形 化工具如Stateflow、Simulink等。
图形化工具实现方法
在图形化工具中，可以通过拖拽状态 和转移来构建状态机。通常图形化工 具会提供丰富的状态机元素和功能， 如状态转换、事件触发等。
状态机的硬件实现
03
状态转换明确
状态转换应具有明确的触发条件和执行动作。在状态机中，从一个状态
转换到另一个状态时，应清晰地定义转换条件、输入和输出以及相应的
处理逻辑。
状态机的设计技巧
使用子状态
当一个状态的内部行为复杂时，可以考虑将其拆分为子状态。 子状态可以进一步细化和描述该状态的内部行为和逻辑。
使用分层状态机
当一个系统具有多个层级或多个子系统时，可以考虑使用分层状 态机。上层状态机可以控制下层状态机的行为，而下层状态机负
案例三：交通信号控制系统的状态机设计
总结词
复杂、多因素控制
详细描述
交通信号控制系统涉及多个信号灯的状态转 换，如红、黄、绿等。通过状态机的设计， 可以实现对交通信号的精确控制，确保交通 流畅、安全。同时，需要考虑多种因素，如 车流量、行人流量等，以实现最优的状态转 换策略。
05
状态机设计的常见问 题与解决方案
6.状态机图(状态+活动)
课堂练习（电梯系统的状态图）
带有复杂转换的状态图
补充说明（状态图）
适用情况：
适用于描述跨越多个用例的单个对象行为 不适合描述多个对象之间的行为协作 故需与其他技术（类图、对象图）结合使用
注意事项：
不要花费大量时间和精力为系统中的每个类都 画对应的状态图 开发人员只关心关键类的行为，只需为这些类 建立状态图，帮助理解所研究的问题
方法二：
先对活动进行全局的分析 再将活动分配各具体的对象
建议：
两种方法各有利弊 根据个人习惯和具体情况而定
分类（1.简单活动图）
分类（1.简单活动图）
分类（2.标识泳道的活动图）
泳道(SwimLane)：用于有效 地标识每个活动的实施者。 表示方法：
用一条垂直的线将活动分开 每个泳道都有一个唯一的名称 每个活动节点、分支必须只属 于一个泳道；而转换，分叉与 汇合是可以跨泳道的。
状态机图(State machine Diagram)
状态（state）：
定义对象在其生命周期中的一种条件或状况 比如：满足某些条件、执行某些活动或等待某些事件 例子：灯的开闭、人的梦醒、学生的课上与课下
理解
状态的存在：对象在任何时刻都会处于某种状态之中 状态的转移：事件使对象从一个状态转向另一个状态 当面对所检测到的事件或所接收到的消息时，对象所 处的状态不同，做出的反应也不同
细化状态内的活动与转换
状态图（航班预订3）
使用复合状态
课堂练习
绘制电脑工作时的状态转换图
课堂练习
绘制手机工作时的状态转换图
课堂练习（电梯系统的状态图）
电梯开始处于空闲状态（idle），当有人按下按钮要求使用电梯时 （事件is required发生），电梯进入运行状态（run）。如果电梯的 当前楼层比想要的楼层高时（监护条件[currentFloor>desiredFloor] 成立），电梯进入下降状态（moving down）；反之，如果电梯的当 前楼层比想要的楼层低时（监护条件[currentFloor<desiredFloor] 成立），电梯进入上升状态（moving up）；如果电梯的当前楼层与 想要的楼层相同时（监护条件[currentFloor=desiredFloor]成立）， 电梯门打开（door open）。在电梯上升或下降期间，每经过一个楼 层就判断监护条件[currentFloor=desiredFloor]是否成立，若不成 立，继续移动，若成立，就进入停止状态（stop），15秒后，电梯门 自动打开（door open），2分钟后，电梯门自动关上（door close）， 如果有更多的电梯使用要求，进入运行状态（run），反之，则进入 空闲状态（idle）。
第八讲 状态机
2
8.2 设计风格#1
一种结构清晰、易于实现的FSM设计风格： •FSM中的时序逻辑部分和组合逻辑部分分别独立设 计； •定义一个枚举数据类型，内部包含所有FSM需要的 状态；
3
FSM中时序逻辑部分的设计特点：
input output
组合逻辑电路
•确定的输入/输出端口 •典型的模板可供使用
pr_state
组合逻辑电路
pr_state
nx_state
时序逻辑电路 clk rst
•process的敏感信号列表 •完整列出IN/OUT组合
•无边沿赋值，无寄存器生成
设计风格#1的状态机模板
library ieee; use ieee.std_logic_1164.all; entity <entity_name> is port (input: in <data_type>; reset, clock: in std_logic; output: out <data_type>); end <entity_name>; architecture <arch_name> of <entity_name> is type state is (state0, state1, state2, state3, ...); signal pr_state, nx_state: state; begin ------------lower section--------------两个进程 process (clock, reset) 并发执行 begin if (reset = '1„) then pr_state <= state0; elsif (clock‟event and clock=„1‟) then pr_state <= nx_state; end if; end process; ------------upper section--------------process (input, pr_state) begin case pr_state is when state0=> if (input=...) then output <= <value>; nx_state<=state1; else ....; end if; when state1=> if (input=...) then output <= <value>; nx_state<=state2; else ....; end if; ...... end case; end process; end <arch_name>
8.2 设计风格#1
一种结构清晰、易于实现的FSM设计风格： •FSM中的时序逻辑部分和组合逻辑部分分别独立设 计； •定义一个枚举数据类型，内部包含所有FSM需要的 状态；
3
FSM中时序逻辑部分的设计特点：
input output
组合逻辑电路
•确定的输入/输出端口 •典型的模板可供使用
pr_state
组合逻辑电路
pr_state
nx_state
时序逻辑电路 clk rst
•process的敏感信号列表 •完整列出IN/OUT组合
•无边沿赋值，无寄存器生成
设计风格#1的状态机模板
library ieee; use ieee.std_logic_1164.all; entity <entity_name> is port (input: in <data_type>; reset, clock: in std_logic; output: out <data_type>); end <entity_name>; architecture <arch_name> of <entity_name> is type state is (state0, state1, state2, state3, ...); signal pr_state, nx_state: state; begin ------------lower section--------------两个进程 process (clock, reset) 并发执行 begin if (reset = '1„) then pr_state <= state0; elsif (clock‟event and clock=„1‟) then pr_state <= nx_state; end if; end process; ------------upper section--------------process (input, pr_state) begin case pr_state is when state0=> if (input=...) then output <= <value>; nx_state<=state1; else ....; end if; when state1=> if (input=...) then output <= <value>; nx_state<=state2; else ....; end if; ...... end case; end process; end <arch_name>
第八章 状态机图
构成：状态名称、入口和出口动作、内部转 换、内部活动和可推迟事件等。
状态名称
Enter Password
entry / set echo * exit / set echo normal keypress / handle character help / display help save / defer do / get password
组件符号
4.2 接口
• 定义：也是一种类元，是对一组公共特性 的声明，包括属性和操作，但不包括其实 现。 • 分类： 供给接口：组件实现了该接口，可以对外提 供该接口中的所有操作。 需求接口：组件需要从其他组件中获得的功 能
4.3 工件
• 定义：是系统中的一个物理单元，
<<artifact>> ChatWindow . jar
状态机图 第八章 状态机图
• • • • •
状态机图概述 状态机图基本元素 状态机图基本元素 复合状态 复合状态 子机状态 子机状态 历史状态
1.状态机图概述 状态机图概述
状态机图是描述单一对象在其生命期内受 各种事件的影响而发生的状态变化。 状态机图是展示状态与状态转换的图，它 不仅可以描述对象的行为，也可以用来描述 用例、协作和方法的动态行为。
2. 复合结构图基本元素
• 部件、连接器、端口 部件、连接器、
FriendList
角色名 类型 连接器 多重性 offlineMessage: Message[*] 1 部件 结构化类FriendList 图9.1 结构化类 *
Friend: Client[*]
FriendList
friend : Client [*]
工件符号
协作示例
状态机FSM设计PPT课件
作用
状态机在软件设计、硬件设计、控制 系统等领域中广泛应用，用于实现复 杂的逻辑控制、错误处理、通信协议 等功能。
状态转换原理
状态转换条件
状态机从一个状态转换到另一个状态需要满足一定的条件，这些条 件可以是外部输入、内部状态或时间等。
状态转换过程
当满足状态转换条件时，状态机会从当前状态跳转到下一个状态， 同时执行相应的动作或操作。
3
使用子状态机
将复杂状态机拆分为多个子状态机，提高可管理 性。
提高代码可读性和可维护性
规范化命名
为状态和转换使用清晰、一致的命名规则。
添加注释
在关键部分添加注释，解释状态和转换的意 图。
模块化设计
将状态机实现为独立的模块，方便复用和测 试。
调试和测试方法分享
日志记录
在关键状态转换处添加日志记录，便于跟踪 和调试。
断点调试
使用断点调试工具，逐步执行状态机代码， 观察状态变化。
单元测试
编写针对状态机的单元测试，确保每个状态 和转换的正确性。
集成测试
将状态机与其他模块集成，进行整体测试， 验证系统功能的正确性。
06 总结与展望
本次课程回顾与总结
状态机基本概念
介绍了状态机的定义、组成要素、工 作原理等基本概念。
度，使程序更易于理解和扩展。
有限状态机在软件架构中的作用
有限状态机的定义
有限状态机（Finite State Machine，FSM）是一种具有有限个 状态的系统，它在外部事件的驱动下发生状态转移。
FSM在软件架构中的位置
在软件架构中，FSM可作为核心组件，用于控制系统的行为和流程。
FSM对软件架构的影响
使用Verilog或VHDL等硬件描述语言，可以方便地描述和实现状态机。通过定义状态、 输入、输出以及状态转移条件，可以构建出功能强大的状态机。
状态机在软件设计、硬件设计、控制 系统等领域中广泛应用，用于实现复 杂的逻辑控制、错误处理、通信协议 等功能。
状态转换原理
状态转换条件
状态机从一个状态转换到另一个状态需要满足一定的条件，这些条 件可以是外部输入、内部状态或时间等。
状态转换过程
当满足状态转换条件时，状态机会从当前状态跳转到下一个状态， 同时执行相应的动作或操作。
3
使用子状态机
将复杂状态机拆分为多个子状态机，提高可管理 性。
提高代码可读性和可维护性
规范化命名
为状态和转换使用清晰、一致的命名规则。
添加注释
在关键部分添加注释，解释状态和转换的意 图。
模块化设计
将状态机实现为独立的模块，方便复用和测 试。
调试和测试方法分享
日志记录
在关键状态转换处添加日志记录，便于跟踪 和调试。
断点调试
使用断点调试工具，逐步执行状态机代码， 观察状态变化。
单元测试
编写针对状态机的单元测试，确保每个状态 和转换的正确性。
集成测试
将状态机与其他模块集成，进行整体测试， 验证系统功能的正确性。
06 总结与展望
本次课程回顾与总结
状态机基本概念
介绍了状态机的定义、组成要素、工 作原理等基本概念。
度，使程序更易于理解和扩展。
有限状态机在软件架构中的作用
有限状态机的定义
有限状态机（Finite State Machine，FSM）是一种具有有限个 状态的系统，它在外部事件的驱动下发生状态转移。
FSM在软件架构中的位置
在软件架构中，FSM可作为核心组件，用于控制系统的行为和流程。
FSM对软件架构的影响
使用Verilog或VHDL等硬件描述语言，可以方便地描述和实现状态机。通过定义状态、 输入、输出以及状态转移条件，可以构建出功能强大的状态机。
数字电路设计课件第六讲状态机设计70页PPT
数字电路设计课件第六讲状态机设计
46、法律有权打破平静。——马·格林 47、在一千磅法律里，没有一盎司仁 爱。— —英国
48、法律一多，公正就少。——托·富 勒 49、犯罪总是以惩罚相补偿；只有处 罚才能 使犯罪 得到偿 还。— —达雷 尔
50、弱者比强者更能得到法律越是没有本领的就越加自命不凡。——邓拓 12、越是无能的人，越喜欢挑剔别人的错儿。——爱尔兰 13、知人者智，自知者明。胜人者有力，自胜者强。——老子 14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。——歌德 15、最具挑战性的挑战莫过于提升自我。——迈克尔·F·斯特利
46、法律有权打破平静。——马·格林 47、在一千磅法律里，没有一盎司仁 爱。— —英国
48、法律一多，公正就少。——托·富 勒 49、犯罪总是以惩罚相补偿；只有处 罚才能 使犯罪 得到偿 还。— —达雷 尔
50、弱者比强者更能得到法律越是没有本领的就越加自命不凡。——邓拓 12、越是无能的人，越喜欢挑剔别人的错儿。——爱尔兰 13、知人者智，自知者明。胜人者有力，自胜者强。——老子 14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。——歌德 15、最具挑战性的挑战莫过于提升自我。——迈克尔·F·斯特利
(8)状态机全
input clk，rst_n, in;
output out;
reg out;
reg[1:0] current_state,next_state;//状态寄存器
parameter s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;
//状态编码
clk rst_n
in
out
识别110序列
//当状态为S2时，如果输入为1, 状态变为S2， 否则状态为s3; 输出值与输入有关，如果输入为1， 则输出0，否则输出1。
s3:begin state<=(in==1)?s1:s0;out<=0;end
endcase
endmodule
不建议用此种方法
// pluse_check 3.v：
module pluse_check(clk,rst_n,in,out);
// pluse_check 1.v第一种方法：
module pluse_check (in,clk,rst_n,out);
input in,clk,rst_n;
output out;
reg out;
reg [1:0]state; //存储状态的寄存器
parameter s0=0,s1=1,s2=2,s3=3; //各个状态编码
endcase
0/0
endmodule
1/0
S0
0/0
S1
1/0
0/0 1/0
S3
0/1 S2 1/0
关于状态机的“思考”
1.起始状态: 2.状态图化简: 3.状态编码: 4.剩余状态与容错技术
1．起始状态
在设计状态机时，需要让状态机在复位过 后进入一个确定的起始状态，然后从该起始状态 开始工作。我们应该根据事务处理流程，合理安 排分配成不同的状态，便于进行状态跳转表的设 计及描述。
uml建模状态机图PPT专业课件
4
例：CD播放器
5
一、状态（state）
2、状态的表示 状态名称 入口动作 出口动作 内部转换 内部活动 可推迟事件
状态示例
6
动作（Action）
可执行的原子计算。 不可中断，其执行时间可忽略不计。
两种特殊动作：
进入动作（entry action）：进入某状态时执 行的动作，用“entry/要执行的动作”表示。
34
10.3 建立状态机图
1．寻找主要的状态 飞机票有以下4种状态：无预订、部分预订、
预订完、预订关闭。 （1）在刚确定飞行计划时，显然没有任何预订，
且在顾客预订机票之前都将处于“无预订”状态。 （2）对于订座而言，有“部分预订”和“预订完”
两种状态。 （3）当航班快要起飞时，要“预订关闭”。
35
11
（3）简单状态
组成： 状态名 进入/退出动作 内部转移----不导致状态改变的转换，不会
执行entry和exit动作。 内部活动 延迟事件----延迟到下一状态处理的事件。
12
EnterPassword
entry/ set echo * exit/ set echo normal event keypress/ handle character event help/ display help event save/ defer do/ get password
Maintaining The train stop
22
（2）内部转换
有一个源状态但没有目标状态，转换后的状态 仍是它本身。
23
（3）自动转换
在没有外部事件的作用下，对象执行了某些活 动后，自然而然地完成的转换。
例：CD播放器
5
一、状态（state）
2、状态的表示 状态名称 入口动作 出口动作 内部转换 内部活动 可推迟事件
状态示例
6
动作（Action）
可执行的原子计算。 不可中断，其执行时间可忽略不计。
两种特殊动作：
进入动作（entry action）：进入某状态时执 行的动作，用“entry/要执行的动作”表示。
34
10.3 建立状态机图
1．寻找主要的状态 飞机票有以下4种状态：无预订、部分预订、
预订完、预订关闭。 （1）在刚确定飞行计划时，显然没有任何预订，
且在顾客预订机票之前都将处于“无预订”状态。 （2）对于订座而言，有“部分预订”和“预订完”
两种状态。 （3）当航班快要起飞时，要“预订关闭”。
35
11
（3）简单状态
组成： 状态名 进入/退出动作 内部转移----不导致状态改变的转换，不会
执行entry和exit动作。 内部活动 延迟事件----延迟到下一状态处理的事件。
12
EnterPassword
entry/ set echo * exit/ set echo normal event keypress/ handle character event help/ display help event save/ defer do/ get password
Maintaining The train stop
22
（2）内部转换
有一个源状态但没有目标状态，转换后的状态 仍是它本身。
23
（3）自动转换
在没有外部事件的作用下，对象执行了某些活 动后，自然而然地完成的转换。
数字电路设计课件第六讲状态机设计
comb_outputs : OUT INTEGER RANGE 0 TO 15 );
END s_machine;
ARCHITECTURE behv OF s_machine IS
TYPE FSM_ST IS (s0, s1, s2, s3);
SIGNAL current_state, next_state: FSM_ST;
END PROCESS; END behv;
2020/7/16
7.1.3 一般有限状态机的设计 4. 辅助进程
图7-2 例7-1状态机的工作时序图
2020/7/16
2020/7/16
VHDL综合器易于优化 易构成性能良好的时序逻辑模块 结构模式简单、层次分明、易读易懂、易排错 利用同步时序和全局时钟线可实现高速FSM 运行模式类似于CPU，易于进行顺序控制 高可靠性，非法状态易控制
clk reset state_inputs
PROCESS REG
FSM: s_machineቤተ መጻሕፍቲ ባይዱ
current_state next_state
PROCESS COM
comb_outputs
2020/7/16
图7-1 一般状态机结构框图工作示意图
7.1.3 一般有限状态机的设计
3. 主控组合进程
控组合进程的任务是根据外部输入的控制信号（包括 来自状态机外部的信号和来自状态机内部其它非主控的 组合或时序进程的信号），或（和）当前状态的状态值 确定下一状态（next_state）的取向，即next_state的 取值内容，以及确定对外输出或对内部其它组合或时序 进程输出控制信号的内容。
2020/7/16
7.1.3 一般有限状态机的设计 4. 辅助进程
状态机图
1 基本概念
1.4 状态机操作
– 创建一个状态模型： • 单击Browse>State Machine Diagram， 在左边的“State Machine”下面选择新 创建的状态模型所要放置的位置： • 双击New： • 在Title文本框中为图命名； • 指定要创建的图类型：活动图（Activity） 或状态图（Statechart）； • 单击OK按钮。
2 状态机图中的模型元素
2.3 状态转移 – 状态转移通常采用如下的语法进行标记： 事件名（参量）[监护条件]/动作 – 转移及转移动作
转移种类 入口动作 出口动作 外部转移 含 义
进入某一状态时执行的动作 离开某一状态时执行的动作 引起状态改变的转移或自身转移，同时执行一个 具体的动作，包括引起入口动作和出口动作被 执行的转移 引起一个动作的执行但不改变状态或不引起入口 动作和出口动作的执行
8 判断规范
8.1 General标签
8.2 Transitions标签
8.3 Swimlanes标签
9 同步规范
9.1 General标签 9.2 Transitions标签
1 基本概念
--对象的每一种状态通过对象的一个属性 或几个属性的值来表达。
--分析状态的目的：为了认识对象的行为 规律，为了看清在不同的状态下对象将 呈现哪些行为，这些行为将遵循什么规 律和约束，以及通过什么行为能使对象 从一种状态转移到另一种状态，从而确 切地定义这个对象。
--认识对象状态的抽象原则：划分状态等价类
帐号输入状态 entry/清空输入框
（2）exit：出口动作，用来指定状态被另一个状态取代时发生 的动作。出口动作的语法形式：exit/动作名。 帐号输入状态
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24.03.2019
14
6、用verilog语言实现状态机（重点）
1、Verilog HDL设计流程
2、Verilog HDL模块的基本概念
3、状态机模块的输入输出端口
4、主要的数据类型wire和reg 5、参数（parameters）的概念 6、条件判断语句 7、程序中的数据表达方式 8、功能仿真
2、演示设计效果。
3、分析语言。 4、以解决具体问题为导向进行学习。
24.03.2019
3
状态机
1、什么是状态机
2、一个实例—简单的状态机（8状态）
3、实验硬件平台
4、硬件框图
5、软件框图 6、用verilog语言实现状态机（重点）
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以状态机为基本的时序电路设计
现状态
输出逻辑
组合逻辑
• 状态寄存器由一组触发器组成，用来记忆状态机当前所处的状态。
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有限状态机状态编码state定义
定义STATE常量 • 状态较少情况下(比如4个一下),用onehot方式表示. 比如: STATE0, STATE1, STATE2, STATE3分别用 0001 , 0010 , 0100 , 1000 来表示. onehot编码占用触发器较多。注意多余的状态。
4、FPGA与LED之间采用简单驱动连接。
（段码通常采用74LS573,位选通常采用74LS04， 或者三极管）
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5、软件框图
简单的状态机，有8个状态,数码管输出当 前状态的编号 state0--state1--state2--state3--state4-state5--state6-state7--state0
一般采用组合电路输出 • 在always块的敏感表不含时钟 • 这种状态机组合和时序全部分开
也可用时序输出 • 在always块的敏感表中只有时钟和复位 • 这种状态机的组合电路和时序电路揉和在一起 • 每个输出都是寄存器输出
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ቤተ መጻሕፍቲ ባይዱ
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2、一个实例—简单的状态机（8状态）
简单的状态机，有8个状态,数码管输出当 前状态的编号：
Verilog HDL硬件描述语言
第二讲
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长江大学电信学院
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第一讲回顾
学习可编程技术的现实意义
CPLD/FPGA的具体应用举例
三大公司的芯片简介
三大公司的软件开发平台简介
目前存在的5种硬件描述语言简介
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本节课计划：
1、分析具体实例—状态机
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模块的结构
“模块”(block)是Verilog的基本设计单元。 一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能， 即定义输入是如何影响输出的。 module block (a,b,c,d); input a,b; output c,d; assign c= a | b ; assign d= a & b; endmodule
输出由状态决定，与输入信号无关
下一个 状态逻辑
组合逻辑
下一状态
状态 寄存器
时序逻辑
现状态
输出电路
组合逻辑
• 状态寄存器由一组触发器组成，用来记忆状态机当前所处的状态。
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mealy型 输出与状态及输入信号相关 有限状态机
输入 输出
下一个 状态逻辑
组合逻辑
下一状态
状态 寄存器
时序逻辑
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Verilog HDL设计流程
自顶向下(Top-Down)设计
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Verilog HDL模块的基本概念
/*一个名为adder的三位加法器的例子。 copyright XAUT 24.03.2019 */
module adder ( count,sum,a,b,cin ); //模块定义开始 input [2:0] a,b; input cin; output count; output [2:0] sum; //输入信号定义 //输出信号定义 //输出信号定义 //输出信号定义
0→1 →2 →3 → 4→5 →6 → 7
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3、实验硬件平台
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4、硬件框图
FPGA
LED
详细图片加驱动电路 板书（略）
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4、硬件框图
1、FPGA的外围电路
2、LED数码管的结构（8段数码管）
3、FPGA与LED直接连接（利弊）
有限状态机是由寄存器组和组合逻辑构成的硬件时序电路。
有限状态机的状态可以在同一时钟跳变沿的情况下从一个 状态转向另一个状态。
究竟转向哪一状态还是留在原状态不但取决于各个输入值， 还取决于当前所在状态。 有限状态机分为Mealy型有限状态机，和Moore型有限状态 机。
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Moore型 有限状态机
• •
状态较多时(比如16个状态),尽量少占用触发器. STATE0, STATE1,…STATE15分别用 4’h0 , 4’h1 ,… 4’hf 来表示。 建议用parameter来定义,不要用`define来定义 (`define只用来定义变量位宽和延时大小)
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有限状态机的输出
assign {count,sum} = a + b + cin; //模块功能描述 endmodule //模块定义结束
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Verilog HDL模块的基本概念
Verilog HDL程序是由模块构成的。每个模块的内容都是嵌在 module和endmodule两个语句之间。每个模块实现特定的功能。 模块是可以进行层次嵌套的。可以将大型的计分割成不同的小模 块来实现特定的功能,最后通过顶层模块调用子模块来实现整体功 能。 每个模块要进行端口定义,并说明输入输出口,然后对模块的功能进 行行为逻辑描述。 Verilog HDL区分大小写。也就是说大小写不同的标识符是不同的。 此外，Verilog HDL是自由格式的，即结构可以跨越多行编写，也 可以在一行内编写。白空（新行、制表符和空格）没有特殊意义。 除了endmodule语句外,每个语句和数据定义的最后必须有分号。 可以用/*.....*/和//.......对Verilog HDL程序的任何部分作注释。