VHDL 8421码转成余三码 代码
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY THREE IS
PORT(
B:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
D:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
END;
ARCHITECTURE XIA OF THREE IS
BEGIN
PROCESS(B)
BEGIN
IF B<"1010" THEN D<=B+"0011";
ELSE D<="0000";
END IF;
END PROCESS;
END;