pll频率合成技术简介
本振频率合成课件
指在一定带宽内，相对于所需信 号的最大干扰电平，是衡量频率 合成信号纯度的重要参数。
01 02 03 04
相位噪声
指在一定带宽内，相对于参考频 率的随机相位波动，是衡量频率 合成信号质量的重要参数。
频率稳定度
指在一定时间间隔内，相对于参 考频率的偏差值，是衡量频率合 成信号稳定度的重要参数。
DDS的应用实例
频率合成器
DDS被广泛应用于各种频率合成 器中，如通信、雷可用于制造高精度的无线电测 量仪器，如示波器、频谱仪等。
电子对抗系统
DDS可用于电子对抗系统中，产生 欺骗干扰信号。
04
间接频率合成（PLL）
Chapter
PLL的基本原理
锁相环（PLL）是一种用于频率合成的方法，它通过控制振荡器的频率， 使其与参考频率同步。
混合数字模拟频率合成
结合直接模拟频率合成和间接数字频率合成的优点，通过使用数字信号处理技术和高速开 关、放大器、滤波器等元件，得到所需的频率信号。该方法具有频率分辨率高、相位噪声 低、杂散抑制好等优点，但实现较为复杂。
频率合成技术的性能指标
频率分辨率
指频率合成后各频道间的最小间 隔，是衡量频率合成精度的重要 参数。
可以采用多种技术降低相位噪声，如采用 高性能的晶体振荡器、优化电路设计、使 用锁相环等。
本振频率合成器的性能测试与评估
01
02
03
04
频率精度测试
可以通过使用高精度的频谱分 析仪来测试本振频率合成器的
频率精度。
相位噪声测试
可以采用频谱分析仪来测试本 振频率合成器的相位噪声，以
评估其性能。
杂散信号测试
PLL由相位比较器（PD）、环路滤波器（LF）和电压控制振荡器（VCO ）组成。
锁相环(PLL)频率合成调谐器
锁相环（PLL）频率合成调谐器调谐器俗称高频头，是对接收来的高频电视信号进行放大（选频放大）并通过内部的变频器把所接收到的各频道电视信号，变为一固定频率的图像中频（38MHz）和伴音中频以利于后续电路（声表面滤波器、中放等）对信号进行处理。
调谐器（高频头）原理：高频放大：把接收来的高频电视信号进行选频放大。
本机振荡器：产生始终高于高频电视信号图像载频38MHz的等幅载波，送往混频器。
混频器：把高频放大器送来的电视信号和本机振荡器送来的本振等幅波，进行混频产生38MHz的差拍信号（即所接收的中频电视信号）输出送往预中放及声表面滤波器。
结论：简单的说：只要改变本机振荡器的频率即可达到选台的目的）一、电压合成调谐器：早期彩色电视接收机大部分均采用电压合成高频调谐器，其调谐器的选台及波段切换均由CPU输出的控制电压来实现（L、H、U波段切换电压及调谐选台电压），其中调谐选台电压用来控制选频回路和本振回路的谐振频率，调谐选台电压的任何变化都将导致本机振荡器频率偏移，选台不准确、频偏、频漂。
为了保证本机振荡器频率频率稳定，必须加上AFT系统。
由于AFT系统中中放限幅调谐回路和移相网络一般由LC谐振回路构成，这个谐振回路是不稳定的，这就造成了高频调谐器本机振荡器频率不稳，也极易造成频偏、频漂。
二、频率合成调谐器1、频率合成的基本含义：是指用若干个单一频率的正弦波合成多个新的频率分量的方法（频率合成调谐器的本振频率是由晶振分频合成的）。
频率合成的方法有很多种。
下图为混频式频率合成器方框图以上图中除了三个基频外还有其“和频”及“差频”输出（还有各个频率的高次谐波输出）。
输出信号的频率稳定性由基准信号频率稳定性决定，而且输出信号频率误差等于各基准信号误差之和，因此要想减少误差除了要提高基准信号稳定度之外还应减少基准信号的个数。
2、锁相环频率合成器：其方框图类似于彩色电视接收机中的副载波恢复电路，只是在输入回路插入了一个基准信号分频器（代替色同步信号输入）而在反馈支路插入一个可编程分频器（代替900移相）。
基于锁相环的频率合成器..
综合课程设计频率合成器的设计与仿真前言现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。
晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。
但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。
本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。
一、频率合成器简介频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。
用来产生这些频率的部件就成为频率合成器或频率综合器。
频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。
其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。
频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。
直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。
该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。
锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。
其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。
直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。
本次实验设计的是锁相频率合成器。
二、锁相环频率合成器原理2.1 锁相环路设计基础这一部分首先阐明了锁相环的基本原理及构成，导出了环路的相位模型和基本方程，概述了环路的工作过程， 2.1.1锁相环基本原理锁相环（PLL ）是一个相位跟踪系统。
新型数字化可编程频率合成器
新型数字化可编程频率合成器唐如林摘要：频率合成器是从一个或多个参考频率中产生多种频率的器件。
它在信息通信方面得到了广泛的应用，并有新的发展。
本文主要介绍新型数字化可编程频率合成器的原理、特点及其在传输测量仪中的应用。
关键词：PLL 频率合成器可编程控制随着数字技术的飞速发展,使频率合成技术也跃上了一个新的台阶。
传统的频率合成器,通常从一排晶体振荡器产生的各种频率通过开关进行频率混合,或者采用锁相(PLL) 技术实现频率合成。
如在八十年代初研制的撛夭ㄈ郝纷远馐砸菙中使用的频率合成器即是PLL技术,其原理见图1：图1 采用PPL技术的频率合成器方框图该合成器是由程序分频器、鉴相器及压控振荡器三大部分组成, 从晶振束的100KHz 标准信号经100 分频后得1KHz的基准频率fR,压控振荡频率f1通过程序分频得到频率fM,fM和fR同时加到鉴相器进行比较。
只有当fR和fM完全同频同相时,环路平衡被锁定,即fR=fM。
可见, 当环路锁定时,压控振荡器的输出频率完全决定于程序分频器的分频比,即f1= M·fR ,只要改变分频比M,便可使f1改变,从而得到所需的各个频率点。
在撊郝纷远馐砸菙中,从2.5-4.2MHz频段内,产生43个频率点。
使用PLL 技术实现的频率合成器在性能上较之RC、LC振荡源有很大提高,但外围电路复杂,且受外界干扰,分辨率难以提高,其他指标也不理想。
近年来，数字化可编程频率合成器(简称DDS)的出现, 使频率合成技术大大地前进了一步。
96年推出的DDS9850其频率分辨率0.0291Hz,频率准确度可控制到4×109分之一, 噪音电平-70dB以下,谐波失真衰减≥55dB,先进的CMOS工艺不仅使AD9850性能一流,而且功耗小,在3.3V 供电时, 仅为155mW,其基本结构框图见图2。
图2中正弦查询表是一个可编程存储器(PROM),存有一个或多个完整周期的正弦波数据,在时钟fc 的驱动下,地址计数器逐步经过PROM,地址中相应的数字信号输入到N位数模转换器(DAC)的输入端，DAC输出模拟信号, 经低通滤波器(LPF),可得到一个频谱纯净的正弦波。
直接数字频率合成器(DDS PLL).
频率为
f out
fc M N 2
0 M 2N 1
频率控制字与输出信号频率和参考时钟频率之间的关系为：
M ( f out 2 N ) f c
其中N是相位累加器的字长。频率控制字与输出信号频率成正比。由取样定理，所产生 的信号频率不能超过时钟频率的一半，在实际运用中，为了保证信号的输出质量，输出 频率不要高于时钟频率的33%,以避免混叠或谐波落入有用输出频带内。 在图中，相位累加器输出位并不全部加到查询表，而要截断。相位截断减小了查询表长 度，但并不影响频率分辨率，对最终输出仅增加一个很小的相位噪声。DAC分辨率一器的分辨率，DDS的最小分辨率为
f min
fc 2N
这个增量也就是最低的合成频率。最高的合成频率受奈奎斯特抽样定理的限制，所 以有
f 0 max
fc 2
与PLL不同,DDS的输出频率可以瞬时地改变,即可以实现跳频，这是DDS的一个突 出优点，用于扫频测量和数字通讯中，十分方便。
续混频 分频,获得很小的频率步进,电路复杂,不易集成
– 直接数字合成法------DDS
VCO--用电压(流)控制振荡频率
改变C
改变R
改变L
改变电流
频率综合技术概述
• 开环VCO的频率稳定度和频率精度较低 • PLL使输出频率的稳定度和精度,接近参考 振荡源(通常用晶振)
PLL框图如下:
PLL的构成
DDS
这种技术的实现依赖于高速数字电路的产生，目前， 其工作速度主要受D/A变换器的限制。利用正弦信号的 相位与时间呈线性关系的特性，通过查表的方式得到信 号的瞬时幅值，从而实现频率合成。 DDS具有超宽的相对宽带，超高的捷变速率，超细 的分辨率以及相位的连续性，可编程全数字化，以及可 方便实现各种调制等优越性能。 但存在杂散大的缺点，限于数字电路的工作速度, DDS的频率上限目前还只能达到数百兆,限制了在某些 领域的应用。
基于FPGA的PLL频率合成器设计
基于FPGA的PLL频率合成器设计频率合成技术是现代通信的重要组成部分，它是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。
频率合成器是电子系统的心脏，是影响电子系统性能的关键因素之一。
本文结合FPGA技术、锁相环技术、频率合成技术，设计出了一个整数/半整数频率合成器，能够方便地应用于锁相环教学中，有一定的实用价值。
1 PLL频率合成器的基本原理频率合成器主要有直接式、锁相式、直接数字式和混合式4种。
目前，锁相式和数字式容易实现系列化、小型化、模块化和工程化，性能也越来越好，已逐步成为最为典型和广泛的应用频率合成器[1]。
本文主要采用集成锁相环PLLphase-Lockde Loop芯片CD4046，运用FPGA来实现PLL频率合成器。
锁相频率合成器是由PLL构成的。
一个典型的锁相频率合成器的原理框图如图1所示。
它的工作过程可以简单描述为：鉴相器输出电流的平均直流值乘以环路滤波器的阻抗，形成VCO的输入控制电压。
VCO是一种电压—频率变换装置，具有一个比例常数。
环路滤波器的控制电压调整了VCO的输出相位，除以N后，等于比较频率的相位。
因为相位是频率的积分，所以这个过程同样适用于频率，输出频率可表示为：公式1只有在PLL处于锁定状态下才成立，而在PLL重新调整到锁定状态的中间过程不成立。
在实际应用中，R值是固定的，N值是可变的[2]，XTAL为输入信号的频率。
2 系统设计整个系统的功能主要由FPGA芯片EPF10K10 LC84-4控制相关硬件实现。
本系统的原理框图如图2所示。
工作过程中，FPGA控制可预置的N/N+0.5的变化，当N/N+0.5变化时，输出信号频率响应跟着输入信号变化。
同时FPGA也实现了键盘扫描与液晶显示的功能。
2.1 系统硬件设计硬件上，如图3所示。
该系统部分主要由7大部分组成：外部系统时钟、4×4键盘控制电路、FPGA处理芯片、EPC2LC20型EPROM芯片、PLL芯片CD4046及其外围电路、液晶1602显示模块、示波器。
pll锁相环频率合成技术
认识有理数教学反思
《认识有理数教学反思》
在学习有理数的这段时间里，我感觉自己就像在数学的海洋里遨游，有时风平浪静，有时却波涛汹涌。
一开始，老师在黑板上写下那些数字，正数、负数、零，我眼睛都看直啦！心想：“这都是些啥呀？”特别是负数，那小小的负号，就像一个调皮的小精灵，总是让我迷糊。
记得有一次课堂上，老师问：“同学们，负数表示的意义你们懂了吗？”我心里直打鼓，不敢吭声。
旁边的同桌却自信满满地说：“老师，我懂！负数就是比零还小的数嘛！”老师笑着点头，我心里那个羡慕呀，反问自己：“我咋就没这么快明白呢？”
后来做练习题的时候，那一道道题目就像一个个小怪兽，张牙舞爪地等着我去打败它们。
有时候我能一下子就把它们解决掉，心里那叫一个美，就好像在炎热的夏天吃到了最爱的冰淇淋；可有时候，我却被它们难住了，抓耳挠腮，急得像热锅上的蚂蚁，嘴里嘟囔着：“这题咋这么难啊！”
小组讨论的时候可热闹啦！大家七嘴八舌地说着自己的想法。
“哎呀，这道题我觉得应该这样做！”“不对不对，你那样做错啦！”“那到底该咋办呀？”我们争得面红耳赤，可最后在大家的共同努力下，难题还是被我们攻克了，那种成就感，简直没法形容！
经过这段时间的学习，我发现有理数其实也没那么可怕。
它们就像我的小伙伴，虽然有时候会调皮捣蛋，但只要我用心去了解它们，就能和它们友好相处。
我觉得学习有理数就像爬山，一开始觉得山好高好难爬，但是只要一步一个脚印，坚持往上走，总会到达山顶，看到美丽的风景。
所以呀，遇到困难别害怕，勇敢面对，总会找到解决办法的！。
频率合成技术-锁相环路的应用
稳定的载波。
雷达系统中的锁相环路
相位和频率控制
雷达系统中的锁相环路用于精确 控制发射信号的相位和频率，确 保雷达波束的定向和稳定。
目标检测与跟踪
通过锁相环路对回波信号进行处 理，实现目标检测与跟踪，提高 雷达系统的定位精度。
抗干扰能力
锁相环路有助于提高雷达系统的 抗干扰能力，降低杂波和噪声对 目标检测的影响。
频率合成技术的应用领域
通信领域
用于产生本振信号、调 制解调信号等，提高通 信系统的性能和稳定性。
雷达领域
用于产生高精度、高稳 定度的雷达信号，提高 雷达的探测精度和抗干
扰能力。
导航领域
用于产生高精度、高稳 定度的载波信号，提高 导航系统的定位精度和
稳定性。
电子对抗领域
用于产生干扰信号和侦 测信号，提高电子对抗 系统的干扰效果和侦测
锁相环路的局限性包括
跟踪速度较慢、容易受到外部干扰和 温度变化的影响等。
04
锁相环路的实际应用案例
通信系统中的锁相环路
信号解调与调制
01
锁相环路在通信系统中用于信号解调与调制，确保信号的准确
传输和解码。
载波恢复
02
在数字信号传输过程中，锁相环路用于恢复载波，以便正确解
调信号。
频率合成
03
锁相环路作为频率合成器，产生所需的频率，为通信系统提供
锁相环路在频率合成技术中的应用，主要是利用其跟踪和 锁定目标信号的频率和相位的能力，实现输出信号与目标 信号的同步。
锁相环路的频率合成方式
01
锁相环路的频率合成方式主要有三种：直接模拟合成、间接模拟合成 和数字合成。
直接模拟合成是通过模拟电路实现频率合成，具有较高的输出频率和 较低的杂散干扰，但体积较大，成本较高。
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第 5 次
平均值
瞬时相位误差会产生大量的小数杂散，并出现在偏移中心频率 Nfractional x PDF 之处
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小数分频杂散抑制方法1——增加▽∑级数
• 1阶调制器 • N 计数器交替采用 900 与 901 这两个数值 • 2阶调制器 • N 计数器交替采用 898、899、900 及 901 这 4 个数值 • 3阶调制器 • N 计数器交替采用 896、895、898、899、900、901、902 及 904 这几个数值 • 理论上，3阶 delta sigma 锁相环的杂散应少于2阶 delta sigma 锁 相环
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小数分频
• 1阶delta sigma 锁相环 • • • 没有补偿的传统式小数锁相环 N 计数器交替采用 2 个数值 例如，N 计数器交替采用 900 及 901 这两个数值，最后得出 900.2 的数值
900
900 900 900
第 1 次
第 2 次 第 3 次 第 4 次
901
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系统关键性能——相位余量和环路带宽
• 环路带宽定义： 环路带宽越大→锁定时间越短→带外杂散抑制小
环路带宽一般选在：PLL噪声=VCO噪声（理想状态）
• 相位余量定义： 相位余量越大→锁定时间越长 相位余量越大→系统越稳定 平衡锁定时间和稳定性，相位余量一般选在48°
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小数分频
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小数分频
fo fr R N
fｏ ＝N f PDF
• 整数分频锁相环:
fvco = (N)PDF, (N+1)PDF, (N+2)PDF, …..
步进取决于鉴相频率
• 小数分频锁相环:
fvco = (N)PDF, (N+0.02)PDF, (N+0.04)PDF, ….. 步进取决于鉴相频率/2^N
N 步进= fＰＤＦ / 2
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系统关键指标——相位噪声phase noise
Ｖｔ ＝Ａcos ＋ｎ ｔ ｔ
Ｖｔ＝Ａcos ｎ cos ｔ－Ａsin ｎ sin ｔ ｔ ｔ ｔ ｔ Ａcos ｔ－Ａｎ sin ｔ ｔ ｔ ｔ
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PLL系统数学模型
• 开环电路增益： • 反馈回路增益： • 闭环电路增益：
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相位噪声在PLL系统中的传播
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系统关键指标——杂散spur
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杂散种类和产生的原因
• 鉴相泄漏：电荷泵不匹配和电荷泵泄漏（现在电荷泵泄漏都在nA 级，影响可忽略）fout+/-N* fPDF 应对措施：升高鉴相频率，用环路滤波器抑制。
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小数分频杂散抑制方法2——增加随机性
• 只要采用以下序列，便可确保 N = 99.5: • 98, 99, 100, 101, … (模式重复出现) • 周期性序列可能会产生较多小数杂散 • 添加随机性 • 将序列随机化
• 99, 100, 98, 101, 98, 99, 100, 101, 98, 101, 99, … (模式重复 出现)
环路滤波器（Loop filter） 压控振荡器（Voltage control oscillator）
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PLL频率合成的工作原理
fo fr R N
fｏ ＝N f PDF
Page 4
鉴相器 ——phase detector
• 输入： 参考信号经R分频器后 的信号相位和VCO输出经N 分频器后的信号相位之间 的差
PLL频率合成技术简介
徐雪萍
RFIF部
2010-8-16
Page 1
大纲
1. 系统基本构成 • 主要器件的工作原理
•
主要器件的重要指标
2. 系统关键指标 3. 小数分频基本原理
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PLL基本构成
fr
鉴相器
环路 滤波器
VCO
fo
• PLL是相位负反馈系统
• 基本单元：鉴相器（phase detector）
• 边界杂散（margin boundary spur）：检相器相当于混频器的功 能，将VCO输出的信号和参考的谐波混频的产物。 • 出现频点：N*fPDF
• 特点：离有用信号越远杂散越小，测试中发现偏离超过1MHz杂散 80dBc以下，可忽略
• 抑制方法：更换鉴相频率 工作频点尽量避开敏感区
Page 28
• 降低其周期性可以将小数杂散推高至高频区
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小数杂散抑制方法
• 降低杂散方法： • 增加▽∑级数：将杂散推向高频以便环路滤波器滤除
• 增加随机性：将杂散推向高频以便环路滤波器滤除，对 亚小数杂散更有效
• 增加环路滤波器级数：对高频杂散有效
• 增加小数分频分母的大小。
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小数分频最大的问题——边界杂散
• 表征输出信号的短期稳定度（ 纯净度） • 相位噪声定义：1Hz带宽某频 率点内噪声的功率和有用信号 功率比值的对数表达。
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相位噪声对收发信系统的影响
• 发射机：本振信号不纯，本振噪声转移到发射频带内，对邻道信号产生干扰。对 目前使用的QPSK系统最直观表现就是星座图中信号点在理想点附近晃动，EVM的恶 化。 • 接收机：本振噪声降低中频信号的信噪比。有强干扰时易出现倒易混频
• 一般是个给定的值，由此来推导出鉴相器对VCO输出 信号相噪贡献
• PN =PN1Hz+20log(N)+10log(FPDF)
=PN1Hz+10log(N)+10log(Fout)
• N越小，鉴相频率越大，噪声恶化的越小。
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环路滤波器——loop filter
• 有源滤波器（active filter） 优点：检相器输出电压范围可小 于VCO需求范围
缺点：噪声大、成本高、尺寸大
• 无源滤波器（passive filter） 优点：噪声小、成本低、尺寸小 缺点：VCO调谐电压需求大于电 荷泵电压
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压控振荡器——VCO
• VCO由外部直 流电压控制振荡 频率的振荡器。
• 应用正反馈技术 的放大器。
Vcc
Vtune
VCO
RFout
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小数分频——LMX2531
• 系统要求：步进160KHz • 整数分频：鉴相160KHz 输出频率1863.68MHz 分频比N=11648
相噪恶化=20logN+10logfPDF=133.36dB
• 小数分频：鉴相20.48MHz 分频比N=91
相噪恶化=20logN+10logfPDF=112.29dB 小数分频→鉴相频率升高→PLL相噪恶化减小→环路带 宽增加→VCO相噪适度放宽
真 真 Фr D Q UP
>
CLK
D
Q
DN
• 输出： 两个脉冲信号（脉冲 宽度和两信号相位差成比 例）
Фn
>
CLK
延迟
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鉴相器工作原理
Vdd
Фr Фn
鉴 UP 相 器 DN C2 C1 R2
To VCO
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鉴相器关键指标
• 射频输入频率范围（MHz） • 参考频率范围（MHz）
边界杂散实例——LMX2531LQ1778E
Page 29
谢谢！
Page 30
• 谐波：原因是VCO输出的信号到鉴相器的输入口匹配不好。
应对措施：1、外接低通滤波器抑制。 2、改善匹配。
• 电源引进的和参考信号引入的杂散
应对措施：1、选用噪声低的LDO抑制电源噪声。 2、环路带宽尽量窄以抑制带外参考杂散。
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系统关键指标——锁定时间lock time
Lock Time 键指标
• 调谐灵敏度（MHz/V） • 输出频率范围（MHz） • 输出功率范围（dBm） • 谐波抑制（dBc） • 相位噪声（dBc/Hz）
ω
ωt
Kvco
ωo
0
Vt
V
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PLL系统性能指标
• 输出频率范围 • 鉴相频率 整数分频 小数分频 • 参考频率 • 频谱纯度 相位噪声 phase noise 杂散 • 锁定时间 spur lock time fREF=R*fPDF 步进= fＰＤＦ
• 参考频率功率范围（差分Vpp 单端dBm）
• 鉴相频率范围（MHz） • 检相灵敏度——电荷泵电流（mA） • 1Hz Normalized Phase Noise Floor（dBc/Hz）
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1Hz Normalized Phase Noise Floor
• 用来描述鉴相器芯片本身噪声 • PN1Hz =PN–20log(N)–10log(FPDF)