CHECKLIST- EE原理图设计检查

二、FPGA/CPLD
Item Number 检查项目 Designer Check OK NG
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
确认输入输出的逻辑电平是否正确 Xilinx CPLD的Reset信号一定确保在P3V3_Stby电有效后 CPLD的时钟信号一定要是Standby的 CPLD的GPIO信号Pin一般都是Stby电，当与其它IC信号连接时， 要注意IC的信号Pin是否为Stby电，如不是，需注意漏电问题。 CPLD的GPIO信号作为Output Pin控制时序时，需要将此Pin通过 4.7K至10K电阻做Pull down处理 一般CPLD会有多个时钟域，因此，需要将所有时钟频率的大小告 知程序编写人员 CPLD的JTAG接口需要连至Header上，注意Header的Pin脚定义符 合烧录器要求，JTAG信号预留ESD保护电路。 空余的没有使用的GPIO Pin接到LED上，一般3-4个LED即可。 为确认CPLD代码版本，需要3个GPIO连接至LED以区别代码版本 对于同一功能的GPIO尽量只选用同一个Pin（Reset信号除外） 不同bank的电平跟这个bank的VCCIO电平有关 FPGA外接ROM时，需在原理图里面标注1,2,3顺序（顺序不对会出 现烧录不了的问题） CPLD core电和IO电时序，一般要求core电要早于IO电，否则， 输出信号需要加pull low电阻 FPGA的MGT Bank如果不用时，RX信号需要接地处理。 在原理设计期间必须向CPLD编程人员提供规范的CPLD需求文件 在CPLD需求文件必须指定每个管脚的输入和输出状态。 在各板卡CPLD之间，CPLD与BMC之间，CPLD与ICH或SIO之间尽量 预留一些GPIO 尽可能的少用时序逻辑，多使用组合逻辑，尽可能用简单逻辑代 替复杂逻辑 设计人员提供的逻辑需求要避免竞争和冒险，即用CPLD输出的信 号做其他逻辑的输入判定 有支持I2C的设计需求，要事先规划好系统I2C拓扑，在芯片选型 时要考虑预留逻辑空间。（BMC如果I2C资源够用，CPLD单独占用 一组I2C总线）
3
If CRT I2C bus signal level-shift circuit is used, check if the voltage level and quality with different monitors at both sides. R,G,B信号线在发送端和接收端都要有150ohm对GND电阻，或者 只在接受端加75ohm对地电阻，另外信号RGB信号需要添加pi型 滤波电路。
三、USB
Item Number
1 2 3 4 5 6 检查项目 足够的bypass E-cap(usually 100uF)应该靠近USB header来防止 voltage droop. 电流按1A/Port计算 要有防静电的线路设计 每对差分信号线上要串common chock或0ohm Over current信号要连到给USB供电的5V电源上,并且要分压;如果 不用此信号,要通过8.2kΩ -10kΩpull high到VccSus3_3上 USB Port 0和Port6可以作为BIOS Debug接口，因此建议此信号一 定要连到方便使用的接口上 需要考虑USB设备电流倒灌到主板，确认是否需要添加switch Designer Check
4
八、Clock
Item Number 检查项目 Crystal 外接电容的容值选择Ce=2*CL-(Cs+Ci) CL= Specified crystal capacitive load,(20pf) Cs=PCB trace capacitance (2.8-10pf) Ci=CK505 pin capacitance (3-6pf) 根据实际情况要做一些微调。 clock signal（除differential Signal外），要预留可调节EMI 的电容 位置，一般为10pF. DB800/1200/1900的OE_INV(Pin 40)是控制信号OE，PD#， DIF_STOP#的Strap Pin，线路是否符合这些信号的有效方式。 PCI-E2.0 slot的clock signal 建议与控制芯片(CPU/IOH等)同源。 当Clockgen或Clock Buffer使用SYS供电时，应注意网卡、CPLD 等芯片的时钟信号是否需要单独的时钟源 所有Clockgen和Clock Buffer的SMbus接口Pull high的电压应与IC 的供电一致 DB800，DB1200和DB1900给CPU提供clock时，需将HIGH_BW# 设Low;提供100Mhz的时钟时，需将HIGH_BW#设High CK410B+和DB1900，DB1200，DB800的时钟信号需要串33ohm 的电阻，同时加49.9ohm的对地电阻（100ohm）；串27ohm的电 阻，同时加42.2ohm的对地电阻（85ohm） CK410B+的FS_B和FS_C是Multi Function Pin，并且是三态输入 Pin，如果电压>2.0V 将进入Test Mode，电压<2.0V作为clock的选 择Pin 当晶振或clock buffer输出的电平和IC需要的电平不一致时需要加 AC耦合和阻抗匹配电路，同时要注意SWING和CROSSPOINT设 置是否正确。 注意Ossilater的clock信号输出电平，如果是LVPECL，外部需要 加对地150ohm电阻 Designer Check OK NG
1Baidu Nhomakorabea
2
3 4 5 6
7
8
9
10
11
九、Lan
Item Number Designer Check 检查项目 OK 确认PHY芯片与RJ45之间是否需要终端匹配电阻 选择RJ45时要注意内部的组成结构(1-2,3-6,4-5,7-8) RJ45（包含Tansformer）的抽头电压要依据网卡的参考设计 MAC和PHY之前是否需要终端匹配电路。 如果是交换机线路，需注意在每一个管理bus(MDC/MDIO)上的 PHY的地址不能一样。 注意千兆网络和百兆网络设计的区别，有些RJ45只支持 10/1000M 在两个网口对接时注意网线3和6这两跟线的线序 关于RJ45接头中的LED，建议Symbol中能体现出二极管的极性， 注意State和ACT两个信号的接法 注意不同颜色LED指示内容(Active/Link/Speed)是否和产品需求、 机构丝印一致 在使用多Port RJ45/SFP/SFP+时，注意LED和端口的对应关系。 Layout过程中调线时，尤其注意不仅要调整总线，对应的LED也 要调整 NG
4
6 7 8 9 10 11 12 13 14 15
一般连接器应注意母端有长短针，因此需母端定义电源和GND 高速信号连接器，高速信号周围的GND Pin一定接地 高速信号连接器，定义信号时，注意TX，RX在连接器上的分 布，避免TX/RX混在一起（避免cross talk） 作为一个由两个连接器拼成的接口，需选择同一厂商，同一类型 连接器 SMD连接器选择时，其上面要有一个平面，便于工程的高速机吸 嘴吸取不易脱落。Packing优先选择盘装，不用管状的。 尽量能够统一为焊接器件或压接器件 注意管脚长度的选择 在进入layout布局之前务必提供各连接器位置顺序图 连接器选型时尽可能选择通用的物料（两家以上Source的），保 证一定的可替代性 连接器选型时需要考虑PCB的厚径比（不能超过10:1）
6
7
PCA9517的B-Side不能与在一起，否则会引起输出波形震荡。
六、Connector(All)
Item Number 1 2 3 检查项目 高速连接器的带宽要按照1.5-2倍选择 确认connector在PCB上的Pin定义方式 两块对插板connector的对应Pin脚信号定义是否一致，对于多块 单板互连，需要确认对应连接器的物理位置是否正确。 根据板厚来确定是否可以选用焊接件和压接器件 Designer Check OK NG
七、VGA
Item Number 1 2 检查项目 22 or 33 ohm damping resister is in series with VSYNC/HSYNC VGA OUTPUT R.G. B HSYNC,VSYNC需要有保护二极体; HSYNC，VSYNC电平转换建议用IC来实现 Designer Check OK NG
EE原理图设计 Check List -J
一、Power SCH
Item Number 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 检查项目 确保所有的电源转换模块OCP/OVP点设定正确 MLCC电容耐压值至少要按照2倍选择 相数是否足够,能提供足够大的电流、功率給CPU,Chipset等 PWM单相频率范围是200K-600K；集成MOS的可以达到1MHz Input ECAP的Ripple current(参考2700mA) Output ECAP的ESR是否足够小 所有用在12V电源上的Ecap耐压值>=16V H-Side MOSFET要选择导通速度快的 L-Side MOSFET要选择Rds(on)低的 Linear mode 的损耗P=Δv*i，一般，1颗LDO可承受的功率损耗 Pmax*Junction=器件Temp，保证器件temp与环境Temp之和小于 MOS的最大工作温度的80%。 单板上同一电源和地名称要统一 单相PWM driver 的BOOT Pin与phase端接0.1uF电容.核对BOOT电 容，是否耐压值为50V H-side Gate上预留0ohm电阻. Feedback电路设置是否准确 GND和AGND电路要分开,但最后要通过一点进行连接。如果是 chipset的 AGND电流很大，可直接与GND相连，不需要连接0OHM, 否则通流不够。 PWROK的Pull high要用本身的power去做。 第一次画power原理图要加上GAP,方便调试。（所有Power的 Enable信号可以预留一个Gap，方便Power调试） 有些模块线路copy过来后，需要注意AGND属性要更改，最好能赋 予net名字,比如经常会遇到两个P1V1的AGND起的名字一样。 确认电感封装，核对饱和电流是否满足电路需求。电感封装越 大，过电流能力越强，电感的饱和电流应该大于电路的OCP电流 。 确认补偿线路，保证足够的穿越频率，以及相位裕度。 核对LDO的最大压差是否满足SPEC要求（input&output） Designer Check OK NG
OK
NG
四、SATA
Item Number 1 2 3
Designer Check 检查项目
OK
sata供电5V 需要放足够大（一般要求大于270UF）电容，防止电 压drop 按照标准的SATA接口设计，5V和12V都需要接好 SATA AC耦合电容容值0.01uf
NG
五、Smbus
Item Number 1 2 3 4 5 检查项目 I2C clock and data pull high，如果走线较长，需要在每个分支或 信号前端后端各加Pull high。PCA95XX系列的两端负载能力各为 400pf（可以当做I2C Repeater使用） SMbus网络上是否有设计Level shift线路 SMbus address是否设定正确 SMbus链路上在同一时刻只有一个Master设备，其它为Slave设备 每一个SMbus链路所有SMbus Address不能相同，即使通过电子 开关链路，也要保证地址不同。 P3V3的SMbus和P3V3_stby的SMbus由于电压差为零，因此做 Level shift时，要选用PCA9517，不要选用PCA9509. Designer Check OK NG